JPS6218169A - 印写装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、たとえばファクシミリ装置等のような印写装
置に関し、更に詳述すれば、ドツト単位の画像データと
してメモリに記憶している原稿像を印写する際に、印写
用紙の大きさく＠）に応じてドツトを間引くことにより
、原稿より小さい印写用紙に印写可能な印写装置の提供
を目的とする。

〔従来技術〕

従来、ファクシミリ装置等の如く、原稿像をドツト単位
のデータとして読取った後、これを印写するような印写
装置では、印写の際に使用可能な最大の印写用紙より大
きな用紙に記録されていた原稿を印写することは出来な
かった。このため、この種の装置で原稿を原稿より小さ
い印写用紙に印写する方法としては主して以下の如き方
法が採られていた。その第１は、原稿を読取る際に予め
光学的に縮小して読取って画像データに変換する方法で
あり、その第２の方法は、原寸で光学的に読取った原稿
像を画像データに変換する際にデー夕の圧縮を行う方法
である。

〔発明が解決しようとする問題点〕

従って、上述の如き従来の印写装置では、原稿像を縮小
して印写する際には、原稿が読取られて画像データに変
換された時点で既に縮小されている必用があった。逆の
表現をすれば、画像データとして既に読取られた原稿像
を印写する際に縮小して印写することは不可能であった
。

〔問題点を解決するための手段〕

本発明はこのような事情に鑑みてなされたものであり、
ドツト単位の画像データの形で読取られた後の原！＆像
を印写する際に、印写用紙の大きさく＠）に応じた割合
でドツトデータを間引いて印写することにより、たとえ
ばファクシミリ装置であれば、他のファクシミリ装置か
ら送信されてきた原ｖＲ＠を受信し、原稿像が記録され
ていた用紙より小さい印写用紙に縮小して印写すること
を可能とした印写装置の提供を目的とする。

本発明は、クロックパルスに基づいてアドレスを更新す
るアドレスカウンタと、原稿像をドツト単位の画像デー
タとして記憶し、この画像データの各ドツトのデータを
前記アドレスカウンタが出力するアドレスに従って出力
する印写メモリと、印写用紙の規格を表す信号に応じた
数ｎを計数する都度リセットされるカウンタと、該カウ
ンタの計数結果に基づいて前記クロックパルスのｎ個当
たり１（ＩｌｉＩを間引いて出力するクロックパルス間
引回路と、該クロックパルス間引回路がクロックパルス
を出力する都度、前記印写メモリから出力される画像デ
ータの各ドツトのデータを印写することにより、前記原
稿像を（ｎ　−１）／ｎに縮小印写する印写手段とを備
えたことを特徴とする。

〔実施例〕

以下、本発明をファクシミリ装置に適用した場合の実施
例を示す図面に基づいて詳述する。

第１図は本発明に係る印写装置の回路構成を示すブロッ
ク図である。

図中１は印写メモリである。この印写メモリ１は、本実
施例の如くファクシミリ装置にあっては、他の装置にて
読取られ、画像データに変換され、更に送受信のために
圧縮符号化されて送信されたデータが図示しない受信回
路にて受信され、モデム１２にて復１ｍされて入力端子
ＤＩから入力されるものであり、本発明装置により印写
される画像（原稿像）の信号がたとえばドツト単位で表
される２値付号の如きデジタルデータの形で記憶されて
いる。この印写メモリ１に格納されている画像データは
、第１のバイナリカウンタ２からアドレス信号が与えら
れると、対応するアドレスのデータ（１アドレスのデー
タが１ドツトに対応する）が画像データ列ｄとしてフリ
ップフロップ３のデータ端子りに出力される。

第】のバイナリカウンタ２は、そのクロック端子ＧＫに
印写クロックａが、リセット端子Ｒにリセット信号ＲＳ
がそれぞれ与えられており、クロック端子Ｃにに与えら
れる印写クロックａを計数し、この計数値を印写メモリ
１が出力すべき画像データのアドレスを指示するアドレ
ス信号として出力し、またリセット端子Ｒにリセット信
号Ｒ３が与えられた場合にはその計数値がリセット（＃
０）される。

前述のフリップフロップ３のクロック端子ＣＫ及びリセ
ット端子Ｒには第１のバイナリカウンタ２同様にそれぞ
れ印写クロックａ及びリセット信号Ｒ５が与えられてお
り、またその出力端子Ｑからの出力信号ｅは印写レジス
タ１０のデータ入力端子ＤＩに印写データとして与えら
れている。フリップフロップ３は、クロック端子ＧＫに
与えられている印写クロックａの立上がりの時点でデー
タ端子りに人力されている信号を次の立上がりまでラッ
チするものである。従って、印写メモリｌから出力され
る印写データｄは印写クロックａの１周期分の時間遅れ
てフリップフロップ３の出力端子Ｑから印写データｄと
して出力される。

図中４はクロック同期型の第２のバイナリカウンタであ
り、そのクロック端子ＧＫには印写クロックａが、ＩＪ
セット端子Ｒにはリセット信号Ｒ５が、プリセント端子
ＰＩ？にはたとえば４ビツトで表される２進数“０００
０“が、ロード端子ＬＤには後述するＮｏ！？ゲート７
の出力信号Ｃがそれぞれ与えられている。

また、この第２のバイナリカウンタ４の各出力端子Ｑｏ
−Ｑ３からの出力信号はそれぞれ２進数の“２”＋“２
１′、“２２”、“２３″の桁に相当する。そして、出
力端子Ｑｏ及びＱｌは３人力の第１のＡＮＤゲート５及
び４人力の第２のＡＮＤゲート６双方の各二つの入力端
子に接続され、また出力端子Ｑ２は第２のＡＮＤゲート
６の一つの入力端子に接続されている。なお、本実施例
では出力端子Ｑ３は空端子である。

第１のＡＮＤゲート５の残りの一つの入力端子には印写
に使用される用紙の大きさく規格）を表す２ビツトの選
択信号の第２ビツトＳ２が、また第２のＡＮＤゲート６
の残りの一つの入力端子には上述の選択信号の第１ビツ
トＳ１がそれぞれ与えられている。そして、両ＡＮＤゲ
ート５．６の出力はＮＯＲゲート７の両入力端子に与え
られている。更に、このＮＯＲゲート７の出力は前述の
如く第２のバイナリカウンタ４のロード端子ＬＤに与え
られている他、第３のＡＮＤゲート９の一方の入力端子
に与えられている。

以上の第２のバイナリカウンタ４．第１，２のＡＮＤゲ
ート５，６及びＮＯＲゲート７はｎ進カウンタを構成す
る。即ち、第２のバイナリカウンタ４がリセットされて
いる場合、その出力端子Ｑ。−Ｑ３の出力は総て０“（
ローレベル）である。そして、たとえば、選択信号の第
１ピッ１−５Ｌを“０”、第２のビフ）５２を“１”（
ハイレベル）とした場合、第２のバイナリカウンタ４が
そのクロック端子ＣＫに入力される印写クロックａの立
上がりに同期して十進数のＯから順次計数を行うと、計
数値が十進数で３　（Ｑ　ｏ　＝　”　１　’″、Ｑ１
＝“１”）に達すると第１ノＡＮＤケート５の出力力ぜ
１”となってＮＯＲゲート７の出力が“０”となり、こ
のＮＯＲゲート７の出力“Ｏ”が第２のバイナリカウン
タ４のロード端子ＬＤに与えられる。第２のバイナリカ
ウンタ４はクロック同期型であるので、そのロード端子
ＬＤに“０”が入力された後の次の印写パルスａの立上
がりに同期して各出力端子ＱＯ−Ｑ３の出力信号はプリ
セット端子ＰＲに与えられている値（＝Ｏ）にプリセッ
トされ、計数値は０にリセットされる。換言すれば、選
択信号の第１のピッ１−５１が“０”、第２のビットＳ
２が１”の場合には、第２のバイナリカウンタ４．第１
．２のＡＮＤゲート５．６及びＮＯＲゲート７にて構成
されるｎ進カウンタば４進カウンタとなる。

同様に、第１の選択信号Ｓ１が“１”、第２の選択信号
Ｓ２が“０”の場合には、第２のバイナリカウンタ４の
計数値が十進数の７に達すると第２のＡＮＤゲート６の
出力が“１”となるので、このｎ進カウンタは８進カウ
ンタとなる。

第３のＡＮＤゲート９の他方の入力端子には印写クロッ
クａがインバータ８により反転されたクロックｂが与え
られており、この第３のＡＮＤゲート９の出力は前述の
印写レジスタ１０のクロック端子ＧＫに与えられている
。印写レジスタ１０は、そのデータ入力端子ＤＩから入
力されるフリップフロップ３の出力である印写データｅ
を第３のＡＮＤゲート９から印写クロックａが与えられ
る都度プリンタ１１に出力するものである。

以上の如く構成された本発明装置の動作について以下に
説明する。なお、第２図は印写メモリ１に格納されてい
る画像データの一例、第３図は本発明装置の動作説明の
ためのタイミングチャート、第４図は第２図の画像デー
タが本発明装置により印写された場合の状態を示す模式
図である。

なお、以下の説明はへ３版の原稿を４４版の印写用紙に
３７４に縮小印写する場合についての具体例である。

他のファクシミリ装置にて読取られた４３版の原稿像は
、デジタル信号に変換され、更に送受信のために圧縮符
号化されて送信される。この信号が本発明装置に受信さ
れると、モデム１２にてドツト単位で表された画像デー
タに復号化され、印写メモリ１のデータ入力端子ＤＩか
ら入力され格納される。

第２図は、＾３版の原稿を８ライン／ｎ＋ｍ　（２３７
６ドツト）にて読取った場合の１ラインの画像データを
模式的に示してあり、この例ではたとえばアドレス０〜
１４のドツトの内、アドレス２，５，６，７，８．９の
各ドツトが黒、他のドツトが白であることを示している
。

ところで、超版の原稿はその幅が２９７ｔｍ、　４４版
は２１ＯＮであるから、へ３版を４４版に縮小印写する
場合には、２１０／２９７＝３／４．２４であるから、
はぼ３／４に縮小すればよいことになる。従って、選択
信号の両ビットＳｌ、　Ｓ２の値は、第１のビットｓ１
を“０″。

第２のピッ）Ｓ２を“ビとすればよく、第１のＡＮＤゲ
ート５には選択信号の第２のドツトｓ２として“１″が
、第２のＡＮＤゲート６には同しく第２のドツトＳ１と
して“０”がそれぞれ設定される。

まず最初に、第１，２のバイナリカウンタ２．４及びフ
リップフロップ３は図示しない制御回路から出力される
リセット信号Ｒ３によりリセットされ、それぞれの出力
は“０”（ローレベル）とされる。

次に印写動作を指示する印写クロックａが、第３図ｆａ
）の如く、図示しない制御回路から出方されると、これ
がインバータ８にて反転された信号クロックｂ　（＝　
ａ　）が第３のＡＮＤゲート９の一方の入力端子に入力
される。

また、選択信号の第１のビットｓ１が“０”、第２のビ
ットＳ２が“１”であるから、前述の如く、第２のバイ
ナリカウンタ４が印写パルスａを計数してその出力が０
から３（２進数で“００１１”、即ち第２のバイナリカ
ウンタ４の出力端子ＱＯ＋　Ｑｌの出力が共に“１”）
に達した場合に第１のＡＮＤゲート５の３人力縁てが“
１”となり、第３図に示すようにＮＯＲゲート７の出力
Ｃが“０”になる。そしてこの（麦、印写パルスａの次
の立上がりに同期して第２のバイナリカウンタ４の出力
は０じ００００”）となる。即ち、第２のバイナリカウ
ンタ４は４進カウンタとして動作する。また、Ｎｏｔ？
ゲート７は印写クロックａの４パルスにつき１パルスの
割合でＯ”（ローレベル）のパルスを出カスる。

一方、第１のバイナリカウンタ２はそのクロック端子Ｇ
Ｋに入力される印写クロックａを計数しつつ、その計数
値をアドレス信号として印写メモリ１に出力する。これ
により印写メモリ１は入力されたアドレス信号に対応す
るアドレスのデータを順次フリップフロップ３のデータ
端子りに出力する。この場合、第２図の画像データｄに
対応する信号は第３図（ｄ）の如くであり、画像データ
の白ドツトは“Ｏ”、黒ドツトは“１“にて表されてい
る。

フリップフロップ３のデータ端子りに入力された画像デ
ータｄは、フリップフロップ３のクロック端子ＣＫに与
えられる印写クロックａの立上がりにてラッチされ、第
３図ｆａｔに示す如き印写データｅとして印写レジスタ
１０に与えられる。

更に、第３のＡＮＤゲート９の出力信号ｒは、印写クロ
ックａの４周期の間に同３周期分の“１′″と１周期分
の“０”とからなるＮＯＲゲート７の出力と、印写クロ
ックａの反転信号すとの論理和信号であるから、第３図
（［１に示す如く、印写クロックａの４パルスについて
ｌパルスを間引いた信号となる。

そして、この第３のＡＮＤゲート９から出力される印写
クロックａの４パルスにっきｌパルスを間引いた信号ｆ
が印写レジスタ１０のクロック端子ＧＫに与えられるタ
イミングにて印写レジスタ１０はその時点でデータ入力
端子ＤＩから入力する印写データｅを、第３図（川の如
く、プリンタ１１に出力する。

これにより、第２図の画像データは、第４図に元の画像
のアドレスを０にて示す如く、４ドツトについて１ドツ
トが間引かれて（ｎ−１）／ｎ　＝３／　４　ニ縮小さ
れた画像となる。

〔効果〕

以上に詳述した如く、本発明によれば、比較的簡易な回
路構成にて、ドツト単位のデジタルデータとして原寸に
て読取った原稿像を、印写の際に縮小して印写可能であ
るため、たとえばファクシミリ装置に通用した場合には
、原稿を縮小して読取る機能を有していないファクシミ
リ装置から原稿の送信を受ける場合にも、使用している
印写用紙の大きさに応じて適宜縮小して印写が可能であ
る。

なお、前記実施例では（ｎ−１）／ｎ＝３／４．７／８
の二通りの縮小率が実施可能であるが、通常使用される
用紙サイズの例では、３／４の縮小はＡ３（幅２９７ｍ
ａ）−Ａ４（幅２１０ｍｍ）　、　７／８の縮小は＾３
−８４（幅２５７ｍｍ）及びＢ４−４４の縮小印写に適
当である。

また前記実施例では、ｎ進カウンタの進数ｎを設定する
ためのＡＮＤゲートを二つ使用しているが、更にその数
を多くすることにより多様な縮小率を設定し選択するこ
とが可能である。

更に、前記実施例では本発明装置をファクシミリ装置に
適用した場合について説明したが、他にたとえば文書フ
ァイル装置の原稿読取装置等にも本発明装置は通用可能
である。

【図面の簡単な説明】

図面は本発明の実施例を示すものであり、第１図は本発
明に係る印写装置の回路構成を示すブロック図、第２図
はその印写メモリの記憶内容の一例、第３図は本発明装
置の動作説明のためのタイミングチャート、第４図は第
２図に示した画像を本発明装置により印写した場合の模
式図である。 １・・・印写メモリ　　２．４・・・バイナリカウンタ
３・・・フリップフロップ　　５，６．９・・・ＡＮＤ
ゲート７・・・ＮＯＲゲート１０・・・印写レジスタ　
　１１・・・プリンタ

Claims (1)

1. 【特許請求の範囲】 １、クロックパルスに基づいてアドレスを更新するアド
   レスカウンタと、 原稿像をドット単位の画像データとして記 憶し、この画像データの各ドットのデータを前記アドレ
   スカウンタが出力するアドレスに従って出力する印写メ
   モリと、 印写用紙の規格を表す信号に応じた数ｎを 計数する都度リセットされるカウンタと、 該カウンタの計数結果に基づいて前記クロ ックパルスのｎ個当たり１個を間引いて出力するクロッ
   クパルス間引回路と、 該クロックパルス間引回路がクロックパル スを出力する都度、前記印写メモリから出力される画像
   データの各ドットのデータを印写することにより、前記
   原稿像を（ｎ−１）／ｎに縮小印写する印写手段と を備えたことを特徴とする印写装置。