JPS6019706B2 - シリアル画信号入力をパラレル出力するバツフア装置 - Google Patents

Description

【発明の詳細な説明】 本発明は画像処理に用いるバッファ装置に関し、特に、
画像を走査して得られるシリアル画信号をパラレル画信
号に変換して任意に時点に出力し得るバッファ菱鷹に関
する。

画像処理又は記憶において、走査器より送られるシリア
ル画像信号をパラレル画信号に変換する必要がある。

たとえば電子計算機を用いて原稿の画像を記憶する場合
においては、シリアル画像信号をそのまま記憶してゆく
と原稿の全走査時間に相当する記憶動作時間が必要とな
る。したがって、たとえば１６ビットパラレル信号で記
憶しうるときは、シリアル画像信号を１６ビットパラレ
ル信号に変換して記憶すると記憶動作時間は１／１６と
なるので、シリアル画信号をパラレル画信号に変換する
ことはきわめて望ましいことである。また、原稿のコピ
ーあるいは画情報伝送において、原稿の一部に修正を加
えることが必要とされることがある。

たとえば第１図に示すような原稿１又は４のある部分Ｐ
Ａｌ又はＰＡ３の情報を他の原稿２又は５のある部分Ｐ
Ａ２又はＰＡ４の情報に置きかえたコピー３又は６を作
成する場合あるいはそれらに相応する画像送信をおこな
う場合、あるいは、原稿７に原稿８の情報を重複したコ
ピー９又はそれに相応する画像送信をする場合などであ
る。このようなコピー３，６，９又はそれらに相応する
画像送信をなす場合、原稿２，５，８（又は原稿１，４
，７）の所要部分の情報を記憶しておいて、原稿１，４
，７（又は原稿２，５，８）の走査のときにその記憶情
報を続み出してプリンタ、伝送装置あるいは記憶装置な
どに３，６，９の如き情報の組合せとして与えることが
必要である。本発明は、下記のような画像信号処理に用
いる記憶装置であって、シリアル画信号を一時記憶して
任意の時点にパラレルに函信号を出力しうるバッファ装
置を提供することを目的としたものである。

第２図に本発明の１実施例を示す。

第２図において、１０は本発明のバッファ装置である。
バツフィ装置１０は、記憶素子として用いたｎ個のＤフ
リツプフロツプＦＩ〜Ｆｎ、ノアゲートＮＯＲ、それぞ
れがｍ個の記憶素子を有するランダムアクセスメモリチ
ップＭＩ〜Ｍｎ、ダイオードＤＩ〜Ｄｎ、シリアル画信
号入力端子ＳＩＴ、同時続み出し端子ＳＴＴ、続み書き
制御端子ＲＷＴおよびパラレル画信号出力端子ＰＩＴｎ
を有する。フリップフロツプＦＩ〜ＦｎとノアゲートＮ
ＯＲはリングカウンタを構成しており、ｎ個のＤフリッ
プフロップＦＩ〜Ｆｎはそれぞれシリアルに接続されて
いて、初段ＦＩの入力はノアゲートＮＯＲの出力である
。ノアゲートＮＯＲの入力はフリツプフロツプＦＩ〜Ｆ
ｎからＦ（ｎ−１）の（ｎ一１）個のフリツプフロツプ
の出力である。フリツプフロツプＦＩ〜Ｆｎのク。ツク
端には走査器１１からパルスが供給される。フリツプフ
ロツプＦＩ〜Ｆｎのそれぞれの出力は、オアゲートＯＲ
Ｉ〜ＯＲｎにそれぞれ与えられる。今、全フリップフロ
ップＦＩ〜Ｆｎの出力がすべて低レベル（以下において
０と表現する）であると、ノアゲートＮＯＲの出力は高
レベル（以下において１と表現する）となり、走査器１
１からの次のクロツクパルスでフリツプフロツプＦＩの
出力が１でその他Ｆ２〜Ｆｎの出力は０のままとなる。
したがってノアゲートＮＯＲの出力は０となり、次のク
ロツクパルスでフリツプフロップＦ２の出力が１となり
、その他Ｆ１，Ｆ３〜Ｆｎの出力は０となる。したがっ
て／アゲートＮＯＲの出力は０である。このような動作
をフリップフロップＦｎの出力が１になるまでの繰り返
し、Ｆｎの出力が１となるとノアゲ−トＮＯＲの出力が
１となり、次のクロックパルスでフリツプフロツプＦＩ
の出力が１となってノアゲートＮＯＲの出力ならびにフ
リツプフロツプＦｎの出力が０となる。このようにして
、出力１の状態がクロックパルスが到来する毎にシフト
し、オアゲートＯＲＩ〜ＯＲｎに順次に１の信号が与え
られる。本例においては、記憶素子グループとして書き
込み端子と読み出し端子が共通なランダムアクセスメモ
リチップＭＩ〜Ｍｎを用いた。

したがって、各メモリチップＭＩ〜Ｍｎの読み書き端子
に逆粒阻止ダィオ一ドＤＩ〜Ｄｎを通してシリアル画信
号入力端子を接続すると共に、パラレル画信号出力端子
ＰＩＴＩ〜ＰＩＴｎを接続した。オァゲートＯＲＩ〜Ｏ
Ｒｎの出力は、それぞれメモリチップＭＩ〜Ｍｎのィネ
ブル端子（これはグループイネブル端子に相当する）に
接続されている。オアゲートＯＲＩ〜ＯＲｎそれぞれの
入力端子には、前述したりングカゥンタの各段の出力端
子および同時読み出し端子ＳＴＴが接続されている。上
記構成のバッファ装置１０において、シリアル画信号入
力端子ＳＩＴに到来するシリアル画信号は、メモリチッ
プＭＩ〜Ｍｎに同時に与えられる。

シリアル画信号をこれらのメモリチップＭＩ〜Ｍｎの記
憶素子に書き込むときには、読み書き制御端子ＲＷＴに
「書き」を表わす信号【１｝を与え、同時読み出し端子
ＳＴＴには０信号を与えておく。このようにすることに
より、リングカウンタＦＩ〜Ｆｎの出力に同期してシリ
アル画信号が順次にメモリチップＭＩ〜Ｍｎの、アドレ
スラインＡＳＬの信号により指定される記憶素子に記憶
される。同じアドレスについてメモリチップＭＩ〜Ｍｎ
の書き込みが終わったら、アドレスをインクリメント又
はヂイクリメントする。この操作をシリアル画信号が到
来する間続けることにより、各メモリチップＭＩ〜Ｍｎ
の各記憶素子にクロックパルスにより分別された画信号
が記憶される。走査器１１のクロックパルスは画素単位
の周期であるため、記憶内容は画素信号（白：０、黒：
１）となる。次に、読み出すときには、たとえば電子計
算機の記憶装置に入力するときには、同時読み出し端子
ＳＴＴに読み出し信号１を入力してオアゲートＯＲＩ〜
ＯＲｎを通山てチップイネイブル端子に１の信号を与え
、読み書き制御端子ＲＷＴには「読み」を表わす信号（
０）を与えておく。

これにより、メモリチップＭＩ〜Ｍｎの、アドレスライ
ンＡＳＬの信号により指定される記憶素子の記憶画信号
が同時にパラレル画信号出力端子ＰＩＴＩ〜ＰＩＴｎに
表われる。アドレスを順次に変更することにより、順次
にパラレル画信号が読み出される。第２図に示す走査器
１１は、たとえば原稿上の画像濃淡に対応した電気信号
を出力するＣＣＤ光センサ、ＣＣＤ光センサで読み取っ
た情報をパラタレルに読み込んでシリアルに出力するシ
フトレジスタ、シフトレジスタの出力を波形成形する回
路およびそれらをコントロールするタイミング回路、な
らぴに副走査駆動系を有するものであって、シリアル画
信号出力と同期したクロツクパルＺス（主走査同期）を
出力する。

この走査器１１は、ＣＣＤ光センサが読み込んだ一連の
情報をシリアル出力様子より出力し終えると、次の一連
の情報を読み取るために光学系の鏡の角度を変えるか、
原稿を移動させるか、あるいはＣＣＤ光センＺサを移動
させることにより新しい情報を摘出する。バッファ装置
１川こは、そのシリアル画信号入力端子ＳＩＴを通して
走査器１１のシリアル画信号が与えられ、またその画信
号に同期したクロツクパルスが読み込みクロツク入力端
子ＬＩＴを通し ２て与えられる。電子計算機１３は、
中央処理装置、データメモリおよびプログラムメモリを
有して、マルチプレクサおよびバッファ回路１２を通し
てバッファ装置１０１こ書き込み信号、書き込みアドレ
スを与えて書き込みをおこなわせ、また走２査器１１に
読み取り命令を与える。またバッファ装置１０よりパラ
レル画信号を読み出すときには、電子計算機１３はマル
チプレクサおよびバッフィ回路１２を通してバッファ装
置１０‘こ同時読み出し信号、読み出し信号および読み
出しアドレスを与えて、こられからパラレル画信号を受
ける。したがって、この場合バッファ装置１０のｎの数
は電子計算機１３の同時読み込みしうるビット数とする
のが好ましい。シリアル画信号をある程度書き込んだ段
階で１時にそれらをパラレル画信号として読み出すこと
ができるので、メモリチップＭＩ〜Ｍｎの中の記憶素子
数ｍは任意とすることができる。次に、本発明のバッフ
ァ装置を修正コピーを得る複写装置に適用する場合の実
施例を説明する。

このような複写装置は第３図に示す装置構成で実現しう
る。第３図において１１は走査器である。走査器１ １
はＡ４版の原稿の短辺に沿う１ラインを１７２斑画素に
区分するとき、走査装置は１ライン走査の間に１７滋個
の主走査同期パルスを出力し、また１ライン走査の始め
又は終り毎に１パルスの副走査同期パルスを出力する、
第３図において太線１４‘ま画信号伝送ラインを、１５
は主走査同期信号ラインを、１６は副走査同期信号ライ
ンを示す。このようにしたとき、走査器１１は、副走査
同期パルス区間の間に１７２８個の１ビット画信号をシ
リアルに出力する。１７は切換回路であり、オペレータ
の操作により、走査器１１からのシリアル画信号を、プ
リンタ装置１８、バッファ装置１０又は修正制御回路１
９に選択的に供給する。

プリンタ装置１８は、Ａ４仮短辺に相応する長さに１７
２８本の放電針を配置して、その個々に高圧を選択的に
印加することによりコピー用紙上に電荷潜像を形成する
スタィラスを有して、副走査同期パルスに同期してスタ
イラス又はコピー用紙を副走査方向にステップ状に移動
させるものである。バッファ装置１０は、所要の画素数
、好ましくはＡ４仮面の画素数に相応するビット数の記
憶素子を有するものである。修正制御回路１９は、オペ
レータや原稿１の削除箇所ＰＡｌのアドレスおよび原稿
２の加入箇所ＰＡ２のアドレスを設定したときは、すで
にバッファ装置１４に読み込んでおいて原稿２の画信号
と現在走査中の原稿１の画信号から、コピー３に対応す
る画信号を作成してプリンタ装置１８に与え、また、オ
ペレータが原稿７の画情報と原稿８の画情報の重複複写
を設定したときには、すでにバッファ装置１０に読み込
んでおいて原稿８の画信号と現在走査中の原稿７の画信
号から、コピー９に対応する画信号を作成してプリンタ
装置１８に与える。

このような、修正可能な複写装置においては、バッファ
装置１０１こすでに記憶している原稿２又は８の画信号
を同時にライン毎あるいは、指定アドレスＰＡ２内のラ
イン毎に出力するのが好ましい。

たとえば原稿７と８の情報を重ねたコピー９を得るとき
には、原稿８の画信号をバッファ装置１０に記憶してお
いて、原稿７の全白又は全黒あ０るし・は情報密度がき
わめて低いラインは主走査しないで、それに対応する原
稿８ライン画信号をすべて同時にバッファ装置１０から
読み出してコピー速度を高めるのが望ましい。特に、原
稿１，７の数ラインのライン長全部の画情報を原稿２，
８の数ラインのライン長全部の画情報に入れ替えたコピ
ーを作成するときには、それら数ラインの走査を止めて
バッファ装置１０から同時に１ライン全長の画信号を読
み出すのが好ましく、その読み出し速度は遠いのが好ま
しい。第４図に本発明のバッファ装置を用いた複写装置
の一例構成を示す。

第４図において、１０はバッファ装置であり、本発明の
１実施例である。このバッファ装置１０‘ま、第２図に
示すバッファ装置にアドレス指定用のカウンタＣＯｌを
加えたものである。ＹＴは副走査同数パルス入力端子、
ＸＲＩＴは書き込み主走査同期パルス入力端子、ＸＲＯ
Ｔは読み出し主走査同期パルス入力端子である。各メモ
リチップＭＩ〜Ｍｈ‘ま、各オアゲートＯＲＩ〜ＯＲｎ
より書き込み信号および読み出し信号をうけ、この信号
を発するオアゲートの番号が主走査（Ｘ軸）方向のアド
レスを表わし、副走査同期パルスを入力端子ＹＴよりう
けてカウントアップするカウンタＣＯｌのカウント値が
副走査（Ｙ軸）方向のアドレスを表わす。

各メモリチップＭＩ〜Ｍｎはｍ個の記憶素子を有し、そ
の読み込み又は読み出しアドレスはカウンタＣＯｌのカ
ウント値で指定される。各メモリチップＭＩ〜Ｍｎは記
憶素子の列を表わし、Ａ４版全面を主走査方向に１７２
＆分割、副走査方向に２４４８分割して１単位画素とす
る場合、ｎ＝１７２＆ｍ＝２４４８とするのが好ましい
。その場合記憶素子の全数は４，２３０，１４４となる
。しかしながら、この数は、以後に第６図および第８図
を参照して説明するように小さくすることができる。今
、入力端子ＹＴより副走査同期パルスを到釆し、入力端
子ＸＲＩＴに主走査同期パルスが到来し、入力端子ＳＩ
Ｔにシリアル画信号が到来すると、各メモリチップＭＩ
〜ＭｎにオアゲートＯＲＩ〜ＯＲｎを通して、各フリツ
プフロツブＦＩ〜Ｆｎより順次に書き込み信号が与えら
れ、順次に主走査同期パルスで区切られた各時点の画信
号を読み込む。

副走査同期パルスの到来によりカウンタＣＯｌがカウン
トアップする毎に、各メモリチップＭＩ〜Ｍｎの副走査
方向アドレスが変更される。このようにして、シリアル
画信号の読み込みがおこなわれる。なお、カウンタＣＯ
ｌおよびフリップフロップＦＩ〜Ｆｎは、走査器の走査
部Ｉ１−１の発する走査終了でリセットされる。読み出
し時においては、入力端子ＹＴに読み出し副走査同期パ
ルスを与え、入力端子ＸＲＯＴに読み出し墓。走査同期
パルスを与えることにより、出タ力端子ＰＩＴＩ〜ＰＩ
Ｔｎに順次に画信号が読み出され、各信号は、出力端子
ＰＩＴ１〜ＰＩＴｎによって主走査方向アドレスが定ま
ったものとなる。また、入力端子ＳＴＴに同時読み出し
指令信号を与えることにより、入力端子ＰＩＴＩ〜ＰＩ
Ｔｎに同じ０副走査アドレスの画信号すべてが同時に現
われる。これらの画信号は各出力端子ＰＩＴＩ〜ＰＩＴ
ｎによって主走査アドレス分離としたものである。入力
端子ＹＴ，ＸＲＯＴ，ＳＴｎこ与えるパルス周期を短い
ものとすることにより、走査器の走査部幻１１−１の走
査速度よりも速い速度で読み出すことができる。特に入
力端ＳＴＴに信号を与えて１ライン分の画素信号を同時
に読み出すことができるので、読み出し速度をきわめて
遠くすることができる。０ 次に、第４図に示す切襖回
路１７を説明する。

この切換回路１７は、走査器の画像信号処理部１１一２
から、信号線ＶＩを通してシリアル画信号を、信号線Ｘ
ＣＬを通して主走査同期パルスを、また信号線ＹＣＬを
通して副走査同期パルスを受幻けて、これをプリンタ装
置１８、バッファ装置１０、修正制御回路１９に選択的
に与える。この切換回路１７において、今スイッチＳＭ
を閉じると、アドレゲートＡＩ〜Ａ３が開き（オン）、
バッファ装置１ ０の入力端子ＹＴ，ＸＲＩＴ，３０お
よびＳＩＴにそれぞれ副走査同期パルス、主走査同期パ
ルスおよびシリアル画信号を与える。

スイッチＳＰを閉じると、アンドゲートＡ４〜Ａ６が開
き（オン）、プリンタ装置１８に主、副走査同期パルス
のよびシリアル画信号を与える。またス３タイツチＳＡ
を閉じると、信号線ＳＡＳを通して修正制御回路１９に
付勢信号を、アンドゲートＡ７を通してバッファ装置１
０１こ副走査同期パルスを与える。プリンタ装置１８は
、ｎ個の放電針、放電針に選択的に高圧を印加する高圧
制御回路４０ＨＶＣ、オアゲートＯＲＰＩ〜ＯＲＰｎ、
アンドゲートＡＰＩ〜ＡＰｎ、リングカワンタＣ０２お
よび副走査機構を備える。

リングカウンタＣ０２は、主走査同期パルスをカウント
して、順次にアンドゲートＡＰＩ〜ＡＰｎを関（オン）
に走査制御して、シリアル画信号の画素信号を時系列で
選択して高圧制御回路ＨＶＣに与える。オアゲートＯＲ
ＰＩ〜ＯＲＰｎは、修正制御回路１９からの画信号とも
高圧制御回路ＨＶＣに与えるためのものである。修正制
御回路１９は、読み出し領域を設定するためのプリセッ
トカウンタＣ０３〜Ｃ０６、それらに設定値を入力する
てめのプリセット設定器、フリップフロツプＦＦＩ〜Ｆ
Ｆ４、パルス発振器ＯＳＣ、リセットスイッチＲＳ、修
正モード切襖スイッチＭＣＳ、主走査モード切換スイッ
チＸＭＣＳ、パラレル画信号出力制御のためのアンドゲ
ートＡＡＩ〜ＡＡＮ、ならびに論理回路を構成するアン
ドゲートＡＴＩ〜ＡＴ６、インバータＩＮＮおよびオア
ゲートＯＲＡｌ〜ＯＲ３で構成される。

原稿２（第１図）をバッファ装置１０‘こ書き込み完了
した状態で、プリセットカウンタＣ０３には摘出部分Ｐ
Ａ２の上端部２，の副走査アドレスを設定する。これに
より読み出し副走査アドレスが２・にあったとき、フリ
ツプフロツプＦＦＩのＱ出力が１に転換する。プリセッ
トカウンタＣ０４には、摘出部分ＰＡ２の下端部２２の
アドレスを設定する。これにより読み出し副走査アドレ
スが２２にあったとき、フリツプフロツプＦＦ２のＱ出
力が０に転換する。したがって、アンドゲートＡＴＩの
出力端は、読み出し葛。走査が２，から２２の間にある
ときのみ１となって、画信号出力命令を発する。プリセ
ットカウン夕Ｃ０５には、摘出部分ＰＡ２の左端部２３
の議出し主走査アドレスを設定する。これにより読み出
し主走査アドレスが２３になったとき、フリツプフロツ
プＦＦ３のＱ出力が１に転換する。プリセットカウンタ
Ｃ０６には、右端部２４の主走査アドレスを設定する。
これにより読み出し主走査アドレスが２４になったとき
、フリツプフロツプＦＦ４のＱ出力が０‘こ転換する。
したがって、アンドゲートＡＴ２の出力端は、読み出し
副走査が２２から２４の間にあるときのみ１となって、
画信号出力命令を発する。アンドゲートＡＴＩとＡＴ２
の出力はアソドゲートＡＴ３に与えられる。

したがって、アンドゲートＡＴ３の高レベル出力「１」
は、読み出しアドレス（Ｘ，Ｙ）が摘出範匪肝Ａ２内に
あることを示し、アンドゲートＡＡＩ〜ＡＡｎに導通付
努信号として印加される。原稿１の情報に原稿２に情報
を重ね合わせるときには、スイッチＭＣＳを重畳側に閉
じることにより、信号線ＳＴＳを通してアンドゲ−トＡ
６を導通とするので、プリンタ装置１８には、現在複写
走査中の原稿１のシリァル画信号と先に走査記憶した原
稿２のＰＡ２部分の画信号が同時に印加される。スイッ
チＭＣＳを選択側に閉じていると、信号線ＳＴＳには、
走査アドレスがＰＡ２部分にないときのみィンバータＩ
ＮＶより導通付努信号がアンドゲートＡ６に与えられ、
０シリアル画信号がプリンタ装置１８に与えられる。な
お、上記のような修正コピー動作は、予め原稿２をバッ
ファ装置１０‘こ論込んでおいて、切換回路１７のィィ
ッチＳＡおよびＳＰを閉じて、原稿１を走査することに
よりおこなわれる。タ 主走査モード功換スイッチＸＭ
ＣＳは、バッファ装置１０からの譲み出し主走査速度を
設定するてめのものである。

このスイッチＸＭＣＳを走査同期側に閉じると、バッフ
ァ装置１０の入力端ＸＲＯＴに与える読み出し主走査同
期パルスは、走査器の０走査部１１−１の発する主走査
同期パルス（ＸＣＬ）と同じものになり、原稿１の走査
に同期して、バッファ装置１０から原稿２の画信号がパ
ラレルに読み出される。スイッチＸＭＣＳを独立側に閉
じると、バッファ装置１０の入力端ＸＲＯＴに夕は、走
査がＰＡ２の範囲内にあるときには、周波数の高いパル
ス発振器ＯＳＣの出力パルスが与えられ、ＰＡ２外のと
き走査器主走査同期パルスが与えられる。このように走
査がＰＡ２内にあって読み出し主走査が高められたとき
は、その読み出０し主走査同期パルス（ＯＳＣ出力）を
走査器の走査部１１−１に与えてその間だけ走査器の主
走査をパルス発振器ＣＳＣの出力パルスに同期した遠い
速度とする。スイッチＸＭＣＳを同時側に閉じると、副
走査に同期してバッファ装置１０の入力端タＭＴＴに同
時読み出し指令が発せられ、走査器の走査部１１−１に
は、副走査飛び越しを指令する信号に与えられる。この
同時側の付勢は、原稿１と原稿２のライン全長を入れか
えるときにおこなわれる。０ 走査器の画像信号処理部
１１−２は、各ラインの画情報粗密を判断する回路を備
えており、画情報が粗のときには副走査飛び越しを走査
部１１一１に指令する。

走査器の走査部１１一１は、主走査速度および副走査速
度が可変のものであって、副走査アドレスを変える毎に
１パルスの副走査同期パルスを出力する。

この走査部１１一１‘ま、画像信号処理部１１一２より
副走査飛び越し指令信号を、疹正制御回路１９より主走
査速度上昇指令およびその速度の同期パルスならびに副
走査飛び越し指令信号を受ける。走査部１１−１は、主
走査をしないで副走査シフトをした場合でも、必ず副走
査アドレス１つ毎に１パルスの同期パルスを発する。こ
れにより、バッファ装置１０から各走査ライン毎に同時
に画信号を読み出しても、また、画像信・旨処理部１１
一２の指令により走査部１１一１が副走査飛び越しをし
ても（この場合は信号線ＳＵＣの信号により、修正制御
回路１９がバッファ装置１０の入力端ＡＲＯＴに同時読
み出し指令を発する）、走査部１１一１の副走査アドレ
スとバッファ装置１０の読み出しアドレスとが異ること
はない。以上のように、第４図に示す複写装置において
は、切換回路１７のスイッチＳＭを閉じて原稿２のコピ
ー操作をすることにより、原稿２の画信号がバッファ装
置１０に記憶される。

次に切換回路１７のスイッチＳＡおよびＳＰを閉じて原
稿１のコピー操作をすることにより、コピー３が得られ
る。また、原稿８のコビ−操作をしてその画信号をバッ
ファ装置１川こ記憶し、次にスイッチＳＡ，ＳＰを閉じ
、修正制御回路１９のスイッチＭＣＳを重畳側に閉じ、
原稿７のコピー操作をすることにより、コピー９が得ら
れる。功襖回路１７のスイッチＳＰのみを閉じていると
きは、通常の、修正のないコピーが得られる。原稿４の
ＰＡ３の部分に原稿５のＰＡ４の部分の情報を秦さたコ
ピー６を得る場合について説明する。

この場合には、ＰＡ３ほ部分とＰＡ４の部分のアドレス
が異るので、第５図に仮想線（２点鎖線）で示すように
原稿５をづらせた画信号情報をバッファ装置１０から読
み出す必要がある。これは次のようにして出釆る。すな
わちバッファ装置１川こ原稿５の画信号を記憶し終えた
後、第５図に示す副走査方向アドレス差Ｙｓおよび主走
査方向アドレス差×ｓだけ、カウンタＣＯｌおよびバッ
ファ装置１０のフリッブフロッブＦＩ〜Ｆｎの出．力を
シフトさせる。Ｘｓ，Ｙｓがプラスのとき（第５図）に
は、原稿４の走査前にバッファ装置１０のアドレスをシ
フトさせればよく、また、Ｘｓ，Ｙｓがマイナス（ＰＡ
３よりもＰＡ４が前のアドレスにあるとき：第５図では
ＰＡ５がＰＡ４の後のアドレスにある。）のときには、
Ｘｓ，Ｙｓだけ原稿４を走査した後にバッファ装置１０
から・原稿５の読み出しを開始させればよい。第６図に
、そのような操作をしうる本発明の記憶装置を示す。

なお、第６図においてはバッファ装置１０部のみが第４
図に示す回路と異なる。こ０の実施例のバッファ装置１
川ま、第４図に示す回路構成に加えて更に、副走査アド
レスプリセット設定器ＰＶＳ５、主走査アドレスブリセ
ット設定器ＰＶＳ６、ブリセットカウンタＣ０７，Ｃ０
８、フリツプフロツブＦＦ５，ＦＦ６、ならびに、アン
ドゲタ−トＡＴ７〜ＡＴＩ ＯおよびオアゲートＯＲＡ
４〜ＯＲＡ７で構成される論理回路を備える。今、プリ
セットカウンタＣ０７，Ｃ０８の設定値を０にすると、
フリップフロツプＦＦ５，ＦＦ６は定常リセット状態と
なり、そのＱ出力によりアンドゲートＯＡＴ７，ＡＴ９
が関（オン）となり、副走査同期パルスがカウンタＣＯ
ｌに、主走査同期パルスがＯＲｎｉを通してフリップフ
ロツプＦＩ〜Ｆｎに与えられ、第４図の実施例と同様に
原稿５の画信号を記憶できる。タ 次に、第５図に示す
Ｘｓ，Ｙｓの値をプリセツトカウンタＣ０８およびＣ０
７に設定し、スイッチＹＡＤＳ，ＸＡＤＳを進行側に閉
じて、準備完了信号を設定器ＰＶＳ５，ＰＶＳ６よりフ
リップフロップＦＦ５，ＦＦ６のセット端に与える。

これによりＯＦＦ５，ＦＦ６のＱ出力が１となりアンド
ゲート．ＡＴ８，ＡＴＩ Ｏが開き（オン）、パルス発
生器ＯＳＣの出力パルスがそれらのゲートおよびオアゲ
ートＯＲＡ４およびＯＲＡ６を通してカウンタＣＯ１、
およびオアゲートＯＲｎｌを通してフリツプタフロツプ
ＦＩ〜Ｆｎに与えられる。これにより主走査および副走
査方向のアドレスがシフトされる。カウンタＣＯｌ出力
の示すアドレスがプリセットカウンタＣ０７に設定した
Ｙｓの値となったとき、プリセツトカウンタＣ０７がフ
リツプフロツ０プＦＦ５をリセットする。これによりア
ンドゲートＡＴ８は閉じられ（オフ）、アンドゲートＡ
Ｔ７が開かれる（オン）。この状態で、バッファ装置１
０の読み出し副走査アドレスは、Ｙｓだけシフトされた
ことになる。同様にして、読み出し主走査アドレスＸｓ
だけシフトされ、バッファ装置１０の読み出し待期アド
レスは（Ｘｓ，Ｙｓ）となる。次いで、原稿４の走査信
号が到来すると、それに同期してバッファ装置１０はア
ドレス（Ｘｓ，Ｙｓ）を始点として画信号を読み出す。

このようにしてコピー６が得られる。なお、ＰＡ４の部
分がＰＡ３の部分よりも先行のアドレスにあるとき、す
なわち第７図に示す関係のときには、スイッチＹＡＤＳ
およびＸＡＤＳを遅延側にし、同様にＸｓ，Ｙｓをプリ
セットカウンタＣ０８，Ｃ０７に設Ｚ定すれぱよい。こ
のようにすると、カウンタ値が設定値から０にまでカウ
ンタダウンする間、フリツプフロツプＦＦ６，ＦＦ５の
Ｑ出力は０、Ｑ出力は１であって、アドレスゲートＡＴ
７〜ＡＴＩＯはすべて閉（オフ）である。（ＡＴ８，Ａ
Ｔ９はアＺ−スレベル入力があるためオフ）。したがっ
て、原稿４の走査同期パルスが到来してもバッファ装置
１０はアドレスシフトしない。副走査同期パルスの到釆
数がＹｓになると、フリッブフロツプ回路ＦＦ５がリセ
ットされ、Ｑ出力が１に転換しァ２ソドゲートＡＴ７が
オンとなり副走査同期パルスをカウンタＣＯｌに与える
ようになる。同様にして、主走査同期パルスも、その到
来数がＸｓになってからフリップフロツプＦＦＩ〜ＦＦ
ｎに与えられるようになる。その結果、原稿４の走査が
アド２レス（Ｘｓ，Ｙｓ）に進んでから始めてバッファ
装置１０はアドレス（０，０）から画信号を読み出し、
第７図に示すコピー６が得られる。なお、この実施例に
おいては、修正制御回路１９のプリセットカウンタＣ０
３〜Ｃ０６の設定は、原稿４のＰＡ３の部分に合わせる
ことが必要である。

上記第６図に示す本発明のバッファ装置１０１こおいて
は、原稿５の読み込みにおいて、スイッチＹＡＤＳ，Ｘ
ＡＤＳを遅延側に閉じ、プリセットカウンタＣ０７，Ｃ
０８にアドレス（Ｘｓ，Ｙｓ）を設定しておくことによ
り、（Ｘｓ，Ｙｓ）以下のアドレスのみを記憶されるこ
とができる。

このようにしたときは、Ｘｓ〜Ｘｎの主走査方向アドレ
ス、Ｙｓ〜Ｙｎの副走査方向アドレス部分のみがバッフ
ァ装置１０に記憶され、原稿４の走査のときには、それ
に同期して（プリセット値０）読み出しをおこなうこと
によりコピー６が得られる。したがって、原稿４の一部
を原稿５の一部と入れかえたコピー６を作る使用態様、
あるいはある原稿の一部に他の原稿の一部を重ね合せた
コピーを作る用途においては、バッファ装置１０の記憶
容量は原稿の全画数よりも小さくすることができる。

特に、プリセット設定器ＰＶＳ５，ＰＶＳ６およびそれ
らの後段の論理制御回路に同等なもの２組を更に記憶装
置１４に、すでに設置しているものと逆論理（インバー
ス）で付加することにより、惨正制御回路１５のプリセ
ット入力設定器ＰＶＳＩ〜ＰＶＳ４なちびにそれらの後
段の論理制御回路と同様に、プリセットした矩形範囲（
ＰＡ５）内の画信号のみを記憶するようにできる。この
ようにすると、記憶容量を非常に小さくすることができ
る。第８図に、シリアル画信号のうち特定のアドレスの
もののみを記憶するぐうにしたバッファ装魔の１実施例
を示す。

第８図において、ＰＶＳ７は第４図のＰＶＳＩに、ＰＶ
Ｓ８はＰＶＳ２に、ＰＶＳ９はＰＶＳ３に、およびＰＶ
ＳＩＯ‘まＰＶＳ４に相当するプリセット入力設定器で
ある。したがって、原稿２，５の読み取り部分ＰＡ２，
ＰＡ４のアドレスをそれらに設定することにより、ＰＡ
２，ＰＡ４部の画信号のみがメモリチップＭＩ〜Ｍｎに
書き込まれる。また、プリセット入力設定器ＰＶＳ７は
第６図に示すプリセット入力設定器ＰＶＳ５にＰＶＳ９
はＰＶＳ６に相当するものであるから、第５図又は第７
図に示すようにアドレスシフト（Ｘｓ，Ｙｓ）をおなう
ことができる。また、読み出し時においても、プリセッ
ト入力設定器ＰＶＳＩ〜ＰＶＳ４と同様に読み出しアド
レスを設定することができる。このように、４個のプリ
セット入力設定器ＰＶＳ７〜ＰＶＳＩ０、４個のブリセ
ツトカウンタＣＯ９〜ＣＯ１２を備えることにより、原
稿（たとえば２，５）のある部分のみの画信号を記憶し
て、その記憶部分の中にある部分のみの画信号を他の原
稿（たとえば１，４）の走査に同期して所望のアドレス
において読み出すことができる。したがって、メモリチ
ップＭＩ〜Ｍｎの有すべき記憶素子の数ｍｘｎを少なく
することが可能となる。０ 以上詳細に説明したように
、本発明のバッファ装置は、シリァル画信号をパラレル
に記憶し、任意の時点にパラレル信号を同時に読み出す
ことができ、電子計算機などの信号処理、記憶装置など
にきわめて速い速度で画信号を与えることができる。

また、パラレル画信号をシリアルに出力することも可能
であり、特定範囲の画信号のみの読み込み、読み出しを
任意にすることができ、読み出し‘こおいては主走査ラ
インの一部又は全部の画信号を同時又は任意の主走査速
度で読み出すことができるので、修正可能な複写装置に
用いて、作業効率の向上に貢献する。また画像修正の適
用範囲を広くし、かつ修正作業を簡単化するのに役立て
）。なお、上記実施例においては電子計算機への画信号
読み込ひおよび複写装置への適用を示したが、本発明の
バッファ装置はファクシミリに同様に適用しうる。

また、第４図および第６図に示す切換回路１７、プリン
タ装置１８および修正制御回路１９のそれぞれ、ならび
に、それらの組合せはファクシミリ装置に同様に実施す
ることができ、修正画像を伝送するときには、プリンタ
菱贋１８のオアゲートＯＲＰＩ〜ＯＲＰｎの出力を画信
号として送信すればよい。切換回路１７、修正制御回路
１９、およびプリセット入力設定器ＰＶＳ５〜ＰＶＳＩ
Ｏ以下の論理回路の機能は、一括して電子計算機あるい
は中央処理袋値により達成することができる。

【図面の簡単な説明】

第１図、第５図、および第７図は、原稿およびコピーを
示す平面図である。 第２図は、本発明の一実施例を示す回路図である。第３
図は、本発明のバッファ装置を用いる複写機の構成を示
すブロック図である。第４図、第６図および第８図は、
それぞれ本発明の他の実施例を示す回路図である。なお
、図中の同一符号は同一又は相当部分を示す。１，２，
４，５，７，８：原稿、３，６，９：コピー、１０：バ
ッファ装置、１１：走査器、１１一１：走査部、１１一
２：画像信号処理部、１０２：マルチプレクサおよびバ
ッファ回路、１３：電子計算機、１４：シリアル画像信
号線、１５：主走査同期パルス信号線、１６：副走査同
期パルス信号線、１７：功換回燐、１８：プリンタ装置
、１９：疹正制御回路、ＣＯｌ〜ＣＯｌ２：カウンク、
ＭＩ〜Ｍｍ：メモリチップ、ＯＲＩ〜ＯＲｎ，ＯＲｎｌ
，ＯＲＡＩ〜ＯＲＡＩ １，ＯＲＰＩ〜ＯＲＰｎ：オア
ゲート、ＦＩ〜Ｆｎ。 ＦＦＩ〜ＦＦＩＯ：フリツプフロツプ、ＮＯＲ：ノアゲ
ート回路、ＹＴ：副走査同期パルス入力端、ＸＲＩＴ：
読み込み主走査同期パルス入力端子、ＳＩＴ：シリアル
画信号入力端子、ＸＲＯＴ：読み出し王走査同期パルス
入力端子、ＳＴＴ：同時読み出し指令入力端子、ＲＷＴ
：読み書き制御端子、ＰＩＴＩ〜ＰＩＴｎ：パラレル画
信号出力端子、ＰＶＳＩ〜ＰＶＳＩＯ：プリセット設定
器、ＡＴＩ〜ＡＴＩ ９，ＡＩ〜Ａ７，ＡＡＩ〜ＡＡｎ
，ＡＰＩ〜ＡＰｎ：アンドゲート。窮３図 裏５図 鯖１図 寿７図 函 妹： 函 ＊ 史８図 寿６図

Claims (1)

1. 【特許請求の範囲】 １ ｎビツトの記憶素子で構成したリングカウンタ；各
   グループにおいてｍビツトの記憶素子、グループイネイ
   ブル端子、書き込み・読み出し端子、データ入・出力端
   子およびアドレス入力端子を有し、アドレス入力端子が
   アドレスラインに共通接続された、ｎグループの読み書
   き可能な記憶素子グループ；シリアル画信号入力端子； 同時読み出し端子； 読み書き制御端子；および、 それぞれ各記憶素子グループのデータ出力端に接続され
   た複数個のパラレル画信号出力端子；を備え、アドレス
   ラインに同一アドレスデータを与えて上記リングカウン
   タの各ビツトの記憶素子出力をそれぞれ各記憶素子グル
   ープのグループイネイブル端子に与えてリングカウンタ
   に出力ｎ個のうちｎ−１個と他の１個が異つた論理値を
   持つことにより各記憶素子グループを順次に付勢し、同
   時読み出し端子に同時続み出し信号を与えることにより
   全記憶素子グループを同時に付勢し、アドレス入力端子
   の信号により各グループの記憶素子を指定する構成とし
   た、シリアル画信号入力をパラレル出力するバツフア装
   置。