JPS59206979A - 画素密度変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用公費）　　　　　　　　　　　　　　ｌｎ
本発明は画像の拡大、縮小を行うに好適な画素。

密度変換方式に関するものである。

〔発明の背景〕

ファクシミリ装置で受信した画像データを、これと画素
密度の異なるプリンタや表示装置によつ、。

て出力する場合や、光学的文字読取装置で読取つ。

た画像データ、文字データを、これと画素密度の。

異なるプリンタや表示装置によって出力する場合。

等、画像データの画素密度変換はしばしば必要と。

なる。

このような目的に用い得る画素密度変換方式と。

しては、例えば、次の様なものが知られている。。

即ち、変換前のディジタル情報をＸ倍のディジタ。

ル情報に拡大し、該拡大されたディジタル情報を。

１　／　ｙに縮小して変換後の画像密度をｘ　／　ｙ倍
に５拡大または縮小するというものである。

しかしながら、上記画素密度変換方式は処理が“複雑と
なり、処理時間が長くかかるという問題が。

あった。

〔発明の目的〕１０ 本発明の目的は、従来の画素密度変換方式にお゛ける上
述の如き問題を解消し、画素密度の変換が。

ハードウェアで容易に実現可能な処理時間の短い。

画素密度変換方式を提供することにある。　　　。

〔発明の概要〕１５ 本発明は、任意の画素密度で得た画像ディジタ・ル情報
を一部アナｐグ情報に変換し、該アナログ・情報を前記
画素密度と異なるディジタル情報に変・換するようにし
た点にある。

〔発明の実施例〕

以下、本発明の実施例を図面に基づいて詳細に。

説明する。

第１図は本発明の一実施例を示す画素密度変換。

装置のブロック図である。図において、１は元デ。

−タ格納用メモリ、２は密度変換データ用メモリ、５３
は元データ用メモリ・アドレス制御回路、ヰは。

密度変換データ用メモリ・アドレス制御回路であ。

る。また、５はディジタル／アナログ変換回路、。

６はアンプ回路、７は７リツプ・７０ツブ、８は。

スレッショールド電圧制御回路、そして９はタイ１０ミ
ング制御回路を示している。

元データ用メモリ１（以下、単に「メモリ１」。

という）には、例えば、横方向の画素密度Ｘ本／。

ｍｍ、縦方向の画素密度Ｙ本／ｍＩ！ｌで得られた画像
デ。

イジタル・データが格納されている。上記メモリＩ５１
の出力データはディジタル／アナログ変換回路・５、ア
ンプ回路６およびフリップフロップ７を経・由して密度
変換データ用メモリ２に格納される。・上記メモリ１か
らのデータ出力は元データ用メ。

そり・アドレス制御回路３（以下、単に「アドレ２゜ス
制御回路３」という）により制御される。また、゛上記
アドレス制御回路３はタイミング制御回路９゜から送ら
れるクロック信号Ｔに同期して制御され。

る。従って、前記メモリ１の出力もクロック信号。

Ｔに同期することになる。　　　　　　　　　　　５密
度変換データ用メモリ２（以下、単に「メモ。

す２」という）へのデータ格納は密度変換用メモ゛リア
ドレス制御回路４（以下、単に「アドレス制゛御回路ヰ
という）により指定されたアドレスに格。

納される。上記アドレス制御回路牛はタイミング１０制
御回路９から送られるクロック信号ｔに同期し゛て制御
されるため、メモリ２へのデータ格納もり。

田ツク信号七に同期することになる。

上記りｐツク信号Ｔは、タイミング制御回路９゜により
その周期を変えることができる。りｐツクＩ５信号Ｔの
周期は外部信号（タイミング制御回路９・の入力信号）
ＴＳＥＬ信号により決定される。同・様に、り田ツク信
号ｔの周期も可変であり、外部・信号ｔｓＥＬ信号によ
り決定される。

ディジタル／アナログ変換回路すは、通常のデ２０・　
（３）・ ビジタル／アナログ変換動作を行うけかに、ここ。

に入力されるり四ツク信号ｔに従って、変換後の。

出力を繰り返し初期値に戻す動作を行う如く構成。

されている。

また、アンプ回路６は、スレッショールド電圧５制御回
路８により決定されるスレッショールド電。

圧（■□）との比較を行い、上記スレッショール。

ド電圧より大きい入力に対してのみ出力を発生す。

る回路である。

上記スレッショールド電圧制御回路８には、り１０ロッ
ク信号ｔが入力される如く構成されているが、。

これはクロック信号ｔの周期によって前記信号ｂ゛が変
化するので、スレッショールド電圧ＶＴＲも、。

これに対応して調整可能とするためのものである。。

上述の如く構成された本実施例装置の動作を以１５下説
明する。

第２図は元データを１０／７倍する場合における夕。

イムチャートである。この場合には、タイミング。

制御回路９に入力するＴＳＥＬ信号およびｔＳＥ。

Ｌ信号により、りｐツク信号Ｔの周期とりｐツク２゜・
（４）・ 信号ｔの周期をｔ／Ｔ−１０／７　になるように決定。

する。

第２図に示す如く、クロック信号Ｔに同期して。

アドレス制御回路３により指定されるアドレスか。

ら出力されるメモリ１の出力データａは、ディジ５タル
／アナログ変換回路５によりアナレグ信号に。

変換される。上記ディジタル／アナログ変換回路。

５は前述の如く、タイミングｔにより繰り返し初。

期値に戻されるので、上記アナ田グ信号は第２図。

に示すｂのようになる。該信号）はアンプ回路６１０に
よりディジタル化される。ディジタル化された。

信号Ｃは、り四ツタ信号ｔに同期して７リツプ・。

７ｐツブ７に取り込まれ、次に同クロック信号ｔ。

でメモリ２に格納される。

上述の如く、周期Ｔでメモリ１より出力された１５デー
タは周期ｔでメモリ２に格納されるので、元・データは
この場合、１０／７倍されメモリ２に格納・されること
になる。

抛３図は本発明の他の実施例を示すブロック図・である
。　　　　　　　　　　　　　　　　　　　２゜第１図
に示した実施例との相異点は、ディジタ。

ル／アナｐグ変換回路の、前記クロックｔによる。

繰り返しリセットを行わないようにした点にある。。

ディジタ／′Ｖ／アナログ変換回路５Ａ以外の構成要。

素は、第１図に示したものと同一である。　　　　５本
実施例の動作を第４図のタイムチャートに従。

つて以下説明する。なお、先の実施例と同様に、。

ｔ／Ｔ−１０／Ｔに設定するものとする。

メモリ１の出力データａは、ディジタル／アナ。

ａグ変換回路５ＡによりＷで示されるアナログ信１０号
に変換される。該信号ゾはアンプ回路６により０′で示
される如く変換され、クロック信号ｔに同。

期して７リツプ・７０ツブ７に取り込まれる。こ。

の後、同クロック信号ｔに従って、１０／７倍され。

た形でメモリ２に格納される。　　　　　　　　　１５
上記両実施例においては、タイミング制御信号・ＴＳＥ
Ｌ、ｔＳＥＬを変えるだけで容易に密度変・換したデー
タを得ることが可能である。

上記両実施例において、スレッショールド電圧・制御回
路δけ、予め定めた複数の電圧を発生する：！ｆ１手段
として、これをクロック信号ｔに応じて手繰。

作で切換えるようにする等の変更が可能であるこ。

とは言うまでもない。

〔発明の効果〕

以上述べた如く、本発明によれば、任意の画素５密度で
得た画像ディジタル情報を一部アナログ情゛報に変換し
、該アナログ情報を前記画素密度と異。

なる密度のディジタル情報に変換するようにした。

ので、処理時間の短い画案密度変換方式を実現で。

きるという顕著な効果を秦するものである。　　１０

【図面の簡単な説明】

第１図、第３図は本発明の実施例を示す画素密゛度変換
装置のブロック図、第２図、第４図はそれ。 ぞれ第１図、第３図に示した装置の動作タイミン。 グチヤードである。　　　　　　　　　　　　　　Ｉ５
１．２：メモリ、３．４！アドレス制御回路、・凸、５
Ａ：ディジタル／アナログ変換回路、６：・アンプ回路
、７：７リツプ・フロップ、８：スレ。 ツショールド電圧制御回路、９：タイミング制御・回路
。 第　　　１　　　図 第　　　３　　　図

Claims (1)

1. 【特許請求の範囲】 任意の画素密度で得た画像ディジタル情報を−）旦アナ
   ｐグ情報に変換し、該アナレグ情報を前記画像密度と異
   なる密度のディジタル情報に変換す。 ることを特徴とする画素密度変換方式。