JPH07235631A - 立体集積回路装置の製造方法 - Google Patents

立体集積回路装置の製造方法

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JPH07235631A JP7019582A JP1958295A JPH07235631A JP H07235631 A JPH07235631 A JP H07235631A JP 7019582 A JP7019582 A JP 7019582A JP 1958295 A JP1958295 A JP 1958295A JP H07235631 A JPH07235631 A JP H07235631A
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Abstract

(57)【要約】 【目的】 薄くされた基板の試験を両面から行える立体
集積回路装置の製造方法を提供する。 【構成】 電気化学的エッチングにより貫通細孔１２の
形成されたシリコンウェハが、支持プレート２４として
基板２１に取り付けられる。貫通細孔１２はシリコンウ
ェハに対し絶縁されており、それらには導電性充填物１
４が設けられる。基板２１は構成素子を有しており、立
体集積回路として集積される。その際、導電性充填物と
導電接続され支持プレート（２４）の表面に配置された
接続面２５が、支持プレート（２４）に隣接する基板
（２１）の面上に配置された構成素子と当接し、それら
と固定結合される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、立体集積回路装置の製
造方法に関する。
【０００２】
【従来の技術】立体的な集積の場合、複数の基板が上下
に積み重ねられ、互いに固定結合される。その際、個々
の基板にはそれぞれ集積回路、センサ作動装置および／
または受動プレーナ素子が含まれている。この場合、個
々の基板を様々な技術で製造することができる。上下間
において、それぞれ異なる基板に含まれている構成素子
は垂直方向のコンタクトを介して互いに導電接続されて
いる。
【０００３】この種の立体集積回路装置の製造に際し、
まずはじめに各基板が互いに別個に製造される。この場
合、互いに別個に製造されるそれらの基板は、およそ１
０μｍになるまで極端に薄くされる。薄くされた基板に
は表／裏面に電気接点が設けられ、回路装置の電気的要
求のほかに機械的および熱的要求も満たされるように、
上下に重なり合って配置される。回路装置は機械的に安
定していなくてはならず、その際、極端な応力が避けら
れるようにすべきである。さらに、集積度が高まるにつ
れて増大する損失熱を逃がさなければならない。
【０００４】Y.Hayashi 等による "Symp. on VLSI Tech
nol. (1990)" 第９５頁以下から、立体的に集積する場
合に薄板化するステップや後続の処理ステップにおい
て、たとえばシリコンまたは水晶から成る中空でない担
体層を基板の表側にはり付けることで、処理の施された
基板の表側を保護することが知られている。そして基板
は裏側から薄くされ、これにコンタクトが設けられる。
次に、薄くされた基板はさらに別の基板に取り付けら
れ、ボンディング工程でその基板と固定結合される。ボ
ンディング工程の後、基板の構成素子を損傷しないよう
に、あるいは各基板間の接続線が再びはずれてしまわな
いように、担体層をもう１度剥がさなくてはならない。
薄くされた基板における構成素子の試験は、ボンディン
グプロセス前に裏側からしか行えない。それというの
は、表側は担体層により覆われているからであり、ま
た、薄くされた基板は安定化させる担体層がなくては通
常の試験手順に耐えられないからである。しかし、メモ
リスタックの内部平面のためのような非自律的なＩＣの
試験では、両面に接触接続させることが必要である。
【０００５】薄くされた基板の裏面にコンタクトや金属
化構造体を製造するためには、多数の処理ステップが必
要である。
【０００６】
【発明が解決しようとする課題】したがって本発明の課
題は、立体集積回路装置の製造方法において、薄くされ
た基板の試験を両面から行えるようにすることである。
【０００７】
【課題を解決するための手段】本発明によればこの課題
は、弗化物を含む酸性の電解質における電気化学的エッ
チングにより、ドーピングされた単結晶シリコンウェハ
に貫通細孔が生成され、前記電解質中でシリコンウェハ
はアノードとして配線され、前記貫通細孔には少なくと
も部分的に、前記シリコンウェハに対し絶縁されて導電
性充填物が設けられ、前記シリコンウェハは支持プレー
トとして基板の第１の主表面に取り付けられ、前記基板
は、少なくとも第１の主表面の領域に構成素子を有し該
構成素子に対するコンタクトを前記第１の主表面上に有
しており、前記基板は他の基板とともに立体集積回路装
置として集積され、少なくとも、前記第１の主表面と隣
接する支持プレートの表面上に、少なくとも１つの導電
性充填物と導電接続された接続面が形成され、該接続面
は前記第１の主表面上の少なくとも１つのコンタクトと
当接し、該接続面は個々のコンタクトと固定結合される
ことにより解決される。
【０００８】
【発明の利点】本発明による方法の場合、支持プレート
としてドーピングされた単結晶シリコンウェハが用いら
れ、これには事前に弗化物を含む酸性の電解質−ここに
おいてシリコンウェハはアノードとして接続されている
−における電気化学的エッチングにより、貫通細孔が形
成される。これらの細孔は１〜１０μｍの範囲の直径を
有する。このような多孔性のシリコン全般を巨大多孔性
シリコンと称する。細孔の少なくとも一部分にはそれら
の表面に絶縁層が設けられており、導電性充填物が充填
挿入される。
【０００９】有利にはシリコンウェハ表面全体に、たと
えば熱酸化により絶縁層が設けられる。支持プレートは
基板の第１の主表面に取り付けられる。この基板は少な
くとも第１の主表面の領域に構成素子を有しており、他
の基板といっしょに立体集積回路として集積される。基
板の第１の主表面上には、構成素子に対するコンタクト
が配置されている。少なくとも、基板の第１の主表面に
隣接する支持プレート表面上に接続面が形成され、それ
らは少なくとも１つの導電性充填物とそれぞれ導電接続
されている。これらの接続面はそれぞれ、基板の第１の
主表面上の少なくとも１つのコンタクトと当接する。互
いに当接し合った接続面とコンタクトとは固定的に接続
され、支持プレートと基板との固定結合が形成される。
【００１０】導電性充填物は有利には、ドーピングされ
た多結晶シリコン、アルミニウム、銅またはアマルガム
成分から成る。コンタクトは有利にはタングステン、Ａ
ｕ／Ｉｎまたはアマルガム成分から成る。接続面とコン
タクトとの接続は、有利にははんだ付けまたはアマルガ
ム化により行われる。
【００１１】巨大多孔性シリコンから成る支持プレート
は高度な機械的安定性を有しているので、薄板化ならび
に後続処理中において基板は支持プレートによって安定
化される。支持プレートの細孔中の導電性充填物を介し
て、薄板化後でも基板における構成素子の試験を両側か
ら行える。これに加えて支持プレートの、基板とは反対
側の表面上にも、同様に接続面が形成される。
【００１２】巨大多孔性シリコンから成る支持プレート
は、１００〜２００μｍの厚さでも十分な機械的安定性
を有する。
【００１３】本発明の枠内には、１つの立体形集積回路
において隣り合う基板間の結合部材として支持プレート
を用いることが含まれる。この目的で、支持プレートに
は対向する各面上に相応の接続面が設けられる。立体集
積回路装置の種々の基板の垂直方向における接触接続
は、支持プレートの導電性充填物を介して行われる。こ
のような接続部の抵抗と容量を設定調整するために、一
方では導電性充填物に関する材料の選択が適しており、
他方では多数の細孔を並列接続することないしはパラレ
ルにクロスすることが適している。
【００１４】支持プレートは実質的に対称に構成されて
いるので、熱によるゆがみが十分に回避される。
【００１５】本発明の枠内には、損失電力を逃がすのに
適するよう支持プレートを配置することが含まれる。こ
の目的で支持プレートはたとえば、部分的に隣り合う基
板を越えて側方に突出し冷却装置と熱的に結合されるよ
うに配置される。
【００１６】支持プレートの側方突出部分に付加的に接
続用コンタクトを設けることができ、それらのコンタク
トは金属化面を介して各基板のうち少なくとも１つの基
板の構成素子と接続される。このような接続用コンタク
トを介して、たとえば給電電圧を印加したり試験測定を
行うことができる。
【００１７】次に、図面および実施例を参照して本発明
を詳細に説明する。
【００１８】
【実施例の説明】ｎ形にドーピングされた１００−配向
の単結晶シリコンから成るシリコンウェハ１１におい
て、電気化学的エッチングにより細孔１２が生成される
（図１参照）。この目的で、シリコンウェハ１の表面を
弗化物を含む酸性の電解質と接触させる。この電解質は
１〜５０％有利には６％の弗化水素酸濃度を有する。シ
リコンウェア１１の表面に水素気泡が発生するのを抑え
るために、電解質に湿潤剤（界面活性剤）を添加するこ
とができる。シリコンウェハ１１と電解質との間に、た
とえば３Ｖの電圧が印加される。その際、たとえば５Ω
ｃｍの比抵抗を有するシリコンウェハ１１はアノードと
して配線される。シリコンウェハ１１は裏面側から照射
される。この照射により、シリコンウェハ１１において
ｃｍ2 あたり約１０ｍＡの電流密度が生じるようにな
る。
【００１９】電気化学的エッチングにおいて、シリコン
中の少数電荷キャリアは電解質と接触状態にある表面へ
移動する。この表面に空間電荷領域が形成される。各表
面に統計的な分布で存在しているかまたは所期のように
光技術とアルカリエッチングにより生成される凹欠領域
における電界強度は、それ以外の領域よりも大きいの
で、少数電荷キャリアはそれらの個所に優勢的に移動す
る。このことにより表面が構造化されることになる。最
初は小さかった起伏がエッチングにより深くなればなる
ほど、少数電荷キャリアはその部分へいっそう多く移動
するようになり、その個所においてエッチングによる侵
食作用がいっそう高まる。このようにして、殊にエッチ
ング時間により定まる深さまで、細孔は１００−方向で
成長する。
【００２０】本発明による方法の場合、細孔１２はシリ
コンウェハ１１全体を貫通して横切っている。シリコン
ウェハ１１の厚さが１００μｍであると、このためには
約２時間のエッチング時間が必要である。この場合、細
孔の直径は１μｍ〜１０μｍの値に設定される。
【００２１】シリコンウェハ１１を貫通して横切ってい
る細孔１２は絶縁層１３によりシリコンウェハ１１に対
し絶縁されており、さらにこの細孔には導電性の充填物
１４が挿入されている（図２）。絶縁層１３は有利に
は、シリコンウェハ１１の表面全体にわたる熱酸化によ
り形成される。
【００２２】導電性の充填物１４はたとえば、ドーピン
グされた多結晶シリコン、アルミニウム、銅、あるいは
アマルガム成分により形成される。アマルガム成分と
は、それらの成分のうち１つの成分は固体であり他の成
分は液体であるような物質のことであって、その際、固
体成分は液体成分中で溶解し、このことによって混合物
が硬化する。有利には、導電性の充填物１４は次のよう
にして細孔１２へ挿入される： ａ）たとえばＣＶＤにより面全体にわたって一様に析出
し、次にたとえばプラズマエッチングまたはＣＭＰ（ch
emical-mechanical polishing ）により平坦になるよう
逆にエッチングする。
【００２３】ｂ）補助基板上において選択的に析出する
（ＣＶＤ、無電界めっき）。
【００２４】シリコンウェハ１１に対し絶縁され導電性
の充填物１４の挿入された貫通細孔１２を有するシリコ
ンウェハ１１は、立体集積回路装置の製造に際して支持
プレートとして用いられる。
【００２５】立体集積回路装置を製造するにあたって
は、第１の主表面２２をもつ第１の基板２１を基礎とし
て始められる（図３参照）。第１の基板２１は第１の主
表面２２の領域に複数の構成素子を有している。第１の
主表面２２上には、見やすくするため詳細には図示され
ていないこれら構成素子に対するコンタクト２３が配置
されている。第１の支持プレート２４は、シリコンウェ
ハに対し絶縁され導電性の充填物１４の挿入された貫通
細孔１２を有する巨大多孔性のシリコンウェハから成
り、これは第１の基板２１に取り付けられる。その前に
少なくとも、第１の主表面２２に隣接する支持プレート
２４表面に接続面２５が形成される。これらの接続面
は、支持プレート２４の少なくとも１つの導電性充填物
とそれぞれ導電接続されている。さらにこれらの接続面
２５は、第１の支持プレート２４と機械的に固定結合さ
れている。接続面２５はたとえば、タングステン、アル
ミニウム、アマルガム成分のような金属化部から成る。
支持プレート２４を第１の基板２１と結合すると、接続
面２５が第１の主表面２２上のコンタクトに当接する。
これにより、それぞれ当接し合うコンタクト２３と接続
面の間で固定的な接続が形成される。これはたとえばは
んだ付けやアマルガム化により行われる。このような固
定接続部を介して、第１の支持プレート２４は第１の基
板２１と固定的に結合される。
【００２６】第１の支持プレート２４における導線性充
填物は接続面２５およびコンタクト２３を介して第１の
基板２１の個々の素子と接続されており、これらの充填
物を介して構成素子をテストできる。接触接続を容易に
する目的で、第１の支持プレート２４の、第１の基板２
１とは反対側の表面にも、個々の導電性充填物と接続状
態にある接続面２５が形成される。
【００２７】高多孔性シリコンの高度な機械的安定性ゆ
えに、第１の支持プレート２４の、第１の主表面２２に
対して垂直方向の厚さは１００〜２００μｍで十分であ
り、このことにより後続処理に際して第１の基板２１を
安定化させることができる。支持プレート２４の厚さ
は、有利には化学機械的研磨により調整される。立体的
な集積の場合には後続の処理として、第１の主表面２２
に対向する第２の主表面２６を薄く研磨することと、こ
の第２の主表面２６上にコンタクトを設けることが含ま
れる。
【００２８】第２の基板３１は第１の主表面３２の領域
に構成素子を有しており、これらの構成素子に対し第１
の主表面３２上にコンタクト３３が配置されている（図
３参照）。第２の基板３１の上には第２の支持プレート
３４が取り付けられる。この支持プレートは、貫通細孔
を備えた高多孔性のシリコンウェハから成り、それらの
細孔はシリコンウェハに対し絶縁されそれらには導電性
の充填物が挿入されている。第１の基板３１の第１の主
表面３２に隣接する第２の支持プレート３４表面上には
接続面３５が設けられており、これらの接続面３５はそ
れぞれ少なくとも１つの、第２の支持プレート３４の導
電性充填物と導電接続されている。組み立てた場合、接
続面３５は第２の基板３１の第１の主表面３２上の１つ
のコンタクト３３とそれぞれ当接する。第２の支持プレ
ート３４中の導電性充填物の接触接続を改善するため
に、第２の支持プレート３４の、第２の基板３１とは反
対側の表面にも、相応の導電性充填物に対する接続面が
設けられる。
【００２９】第２の基板３１は第１の主表面３２に対向
する第２の主表面３６の側から、この場合には有利には
研磨、湿式化学的回転塗布エッチングまたは化学機械的
研磨により薄くされる。次に、第２の主表面３６上にコ
ンタクト３３が取り付けられる。
【００３０】第１の基板２１と第２の基板３１を１つの
立体集積回路装置として集積するために、第２の基板３
１は第１の支持プレート２４の、第１の基板２１とは反
対側の表面上に取り付けられる。この動作は図３中、双
方向矢印３７で示されている。その際、第２の基板３１
の第２の主表面３６上のコンタクト３３は、支持プレー
ト２４の接続面２５に当接する。はんだ付けまたはアマ
ルガム化により、コンタクト３３は接続面２５と固定接
続される。この固定接続により同時に、第２の基板３１
と第１の支持プレート２４との結合が形成される。この
ようにして、第１の基板２１と第２の基板３１は機械的
にも電気的に第１の支持プレート２４を介して相互に結
合される。機械的な強度を高める目的で、基板２１，３
１上の構成素子とは電気的に絶縁されたダミーコンタク
ト３３とダミー接続面２５を取り付けることもできる
し、および／または接着接続を用いることもできる。
【００３１】より複雑な立体集積回路装置を構成するに
あたっては、２つめの支持プレートに同様に−つまりさ
らに別の支持プレートを伴って−さらに別の基板が取り
付けられ固定結合される。
【００３２】図４には、本発明による方法にしたがって
３つの基板４１が支持プレート４２を介して相互に結合
された立体集積回路装置が示されている。支持プレート
４２は図１および図２に示されたようにして構成され
る。これらの支持プレート４２は側方で基板４１よりも
突出している。このようにして、損失電力により生じる
熱が側方で放熱される。さらに、各支持プレート４２の
側方突出部分には接続用コンタクト４３が取り付けられ
ており、それらのコンタクトを介してたとえば給電電圧
を印加したり試験測定を行ったりすることができる。
【００３３】
【発明の効果】本発明によれば、立体集積回路装置の製
造方法において、薄くされた基板の試験を両面から行え
ることができる。
【図面の簡単な説明】
【図１】支持プレートを示す図である。
【図２】支持プレートの縦断面図である。
【図３】２つの基板を有する立体集積回路装置の構成図
である。
【図４】立体集積回路装置の縦断面図である。
【符号の説明】
１１ シリコンウェハ １２ 細孔 １３ 絶縁層 １４ 充填物 ２１，３１ 基板 ２４，３６ 支持プレート ２３，３３ コンタクト ２５，３５ 接続面

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 立体集積回路装置の製造方法において、 弗化物を含む酸性の電解質における電気化学的エッチン
    グにより、ドーピングされた単結晶シリコンウェハ（１
    １）に貫通細孔（１２）が生成され、前記電解質中でシ
    リコンウェハ（１１）はアノードとして配線され、前記
    貫通細孔（１２）には少なくとも部分的に、前記シリコ
    ンウェハ（１１）に対し絶縁されて導電性充填物（１
    ４）が設けられ、 前記シリコンウェハ（１１）は支持プレート（２４）と
    して基板（２１）の第１の主表面（２２）に取り付けら
    れ、前記基板（２１）は、少なくとも第１の主表面（２
    ２）の領域に構成素子を有し該構成素子に対するコンタ
    クト（２３）を前記第１の主表面（２２）上に有してお
    り、前記基板（２１）は他の基板（３１）とともに立体
    集積回路装置として集積され、 少なくとも、前記第１の主表面（２２）と隣接する支持
    プレート（２４）の表面上に、少なくとも１つの導電性
    充填物（１４）と導電接続された接続面（２５）が形成
    され、該接続面（２５）は前記第１の主表面（２２）上
    の少なくとも１つのコンタクト（２３）と当接し、該接
    続面（２５）は個々のコンタクト（２３）と固定結合さ
    れることを特徴とする、 立体集積回路装置の製造方法。
  2. 【請求項２】 シリコンウェハ（１１）は化学機械的研
    磨により薄くされる、請求項１記載の方法。
  3. 【請求項３】 支持プレート（２４）は１００μｍ〜３
    ００μｍの厚さを有し、細孔（１２）は１μｍ〜１０μ
    ｍの直径を有する、請求項１または２記載の方法。
  4. 【請求項４】 細孔（１２）の製造後、シリコンウェハ
    （１１）の表面全体に絶縁物質（１３）が設けられ、 前記導電性充填物（１４）はドーピングされた多結晶シ
    リコン、アルミニウム、銅から、またはアマルガム成分
    から成る、請求項１〜３のいずれか１項記載の方法。
  5. 【請求項５】 前記基板（２１）は第１の主表面（２
    ２）に対向する第２の主表面（２６）の側から薄くさ
    れ、 前記基板（２１）の第２の主表面（２６）上にコンタク
    トが形成され、該コンタクトは前記基板（２１）の第１
    の主表面（２２）の領域における構成素子と導電接続さ
    れている、請求項１〜４のいずれか１項記載の方法。
  6. 【請求項６】 実質的に前記の第１の支持プレート（２
    ４）のように導電性充填物の設けられた細孔を備えた別
    の支持プレート（３４）が、別の基板（３１）の第１の
    主表面（３２）の上に取り付けられ、該別の基板（３
    １）は、前記第１の主表面（３２）の領域に構成素子を
    有し該構成素子に対するコンタクト（３３）を前記第１
    の主表面（３２）上に有し、 少なくとも、前記別の基板（３１）の第１の主表面（３
    ２）に隣接する前記別の支持プレート（３４）表面上に
    接続面（３５）が形成され、該接続面は少なくとも１つ
    の導電性充填物と導電接続されており、該接続面はそれ
    ぞれ、前記第１の主表面（３２）上の少なくとも１つの
    コンタクト（３３）に当接し当該コンタクト（３３）と
    固定結合され、 前記別の基板（３１）は前記第１の主表面（３２）に対
    向する第２の主表面の側から薄くされ、 前記別の基板（３１）の第２の主表面（３６）上にコン
    タクト（３３）が形成され、該コンタクトは前記別の基
    板（３１）の第２の主表面（３６）の領域における構成
    素子と導電接続されており、 前記別の基板（３１）の第２の主表面（３６）に第１の
    支持プレート（２４）が、第１の基板（２１）と別の基
    板（３１）とが前記第１の支持プレート（２４）の互い
    に対向する面にそれぞれ配置されるように取り付けら
    れ、 前記別の基板（３１）の第２の主表面（３６）に隣接す
    る前記第１の支持プレート（２４）表面上に接続面（２
    ５）が形成され、該接続面は少なくとも１つの導電性充
    填物と導電接続され、該接続面は前記別の基板（３１）
    の第２の主表面（３６）上の少なくとも１つのコンタク
    ト（３３）にそれぞれ当接し個々のコンタクト（３３）
    と固定結合される、 請求項１〜５のいずれか１項記載の方法。
  7. 【請求項７】 前記支持プレート（２４）のうち少なく
    とも１つの支持プレートの接続面（２５）の少なくとも
    いくつかの接続面は、隣り合う細孔の導電性充填物と導
    電接続されてそれらが並列接続されるように構成され
    る、請求項６記載の方法。
  8. 【請求項８】 前記支持プレート（４２）のうち少なく
    とも１つの支持プレートは隣り合う基板（４１）の少な
    くとも１つを側方で突出している、請求項６または７記
    載の方法。
  9. 【請求項９】 側方に突出した前記支持プレート（４
    ２）は側方突出部に少なくとも１つの接続用コンタクト
    （４３）を有しており、該コンタクトは金属化面を介し
    て前記基板（４１）の少なくとも１つにおける構成素子
    と接続されている、請求項８記載の方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002334956A (ja) * 2001-05-09 2002-11-22 Fujitsu Ltd 半導体装置の支持体及びその製造方法
US7898086B2 (en) 2005-02-28 2011-03-01 Oki Semiconductor Co., Ltd. Semiconductor device having a package base with at least one through electrode
KR20140026521A (ko) * 2011-04-22 2014-03-05 테세라, 인코포레이티드 다공성 기판 내의 비아

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0169344B1 (ko) * 1994-12-16 1999-02-01 심상철 바이어스 방법에 의해 형성된 두께가 매우 얇고 균일한 단결정 실리콘 박막을 갖는 에스-오-아이 웨이퍼의 제조방법 및 그 구조
US5942449A (en) * 1996-08-28 1999-08-24 Micron Technology, Inc. Method for removing an upper layer of material from a semiconductor wafer
US6395620B1 (en) * 1996-10-08 2002-05-28 Micron Technology, Inc. Method for forming a planar surface over low density field areas on a semiconductor wafer
US5997713A (en) * 1997-05-08 1999-12-07 Nanosciences Corporation Silicon etching process for making microchannel plates
US6104082A (en) * 1998-04-24 2000-08-15 International Business Machines Corporation Metallization structure for altering connections
US6432724B1 (en) * 1998-11-25 2002-08-13 Micron Technology, Inc. Buried ground plane for high performance system modules
US6221769B1 (en) * 1999-03-05 2001-04-24 International Business Machines Corporation Method for integrated circuit power and electrical connections via through-wafer interconnects
US6617681B1 (en) 1999-06-28 2003-09-09 Intel Corporation Interposer and method of making same
US6360950B1 (en) 2000-03-10 2002-03-26 Melida J. Hoover-Szendre Circuit board stuffing process
JP2001284622A (ja) * 2000-03-31 2001-10-12 Canon Inc 半導体部材の製造方法及び太陽電池の製造方法
US6716657B1 (en) * 2000-05-26 2004-04-06 Agere Systems Inc Method for interconnecting arrays of micromechanical devices
US6774486B2 (en) 2001-10-10 2004-08-10 Micron Technology, Inc. Circuit boards containing vias and methods for producing same
DE10205026C1 (de) * 2002-02-07 2003-05-28 Bosch Gmbh Robert Halbleitersubstrat mit einem elektrisch isolierten Bereich, insbesondere zur Vertikalintegration
US6774531B1 (en) * 2003-01-31 2004-08-10 Betabatt, Inc. Apparatus and method for generating electrical current from the nuclear decay process of a radioactive material
US6949865B2 (en) * 2003-01-31 2005-09-27 Betabatt, Inc. Apparatus and method for generating electrical current from the nuclear decay process of a radioactive material
US9741881B2 (en) * 2003-04-14 2017-08-22 S'tile Photovoltaic module including integrated photovoltaic cells
DE10359424B4 (de) * 2003-12-17 2007-08-02 Infineon Technologies Ag Umverdrahtungsplatte für Halbleiterbauteile mit engem Anschlussraster und Verfahren zur Herstellung derselben
JP4503347B2 (ja) * 2004-04-28 2010-07-14 日本電波工業株式会社 超音波探触子の製造方法
DE102004050476B3 (de) * 2004-10-16 2006-04-06 Infineon Technologies Ag Verfahren zum Herstellen einer Umverdrahtungs-Leiterplatte
EP1810346A2 (en) * 2004-10-25 2007-07-25 The University Of Rochester Methods of making energy conversion devices with substantially contiguous depletion regions
TWI463615B (zh) * 2004-11-04 2014-12-01 Taiwan Semiconductor Mfg Co Ltd 以奈米管為基礎之具方向性導電黏著
DE102004061853A1 (de) * 2004-12-22 2006-03-02 Infineon Technologies Ag Trägervorrichtung zum Aufnehmen von Halbleiterbauelementen und Verfahren zur Herstellung einer entsprechenden Trägervorrichtung
US7999353B1 (en) * 2005-04-26 2011-08-16 Northwestern University Mesoscale pyramids, hole arrays and methods of preparation
DE102005033254B4 (de) * 2005-07-15 2008-03-27 Qimonda Ag Verfahren zur Herstellung eines Chip-Trägersubstrats aus Silizium mit durchgehenden Kontakten
CN101356637B (zh) 2005-11-08 2012-06-06 Nxp股份有限公司 使用临时帽层产生受到覆盖的穿透衬底的通道
CN102460657B (zh) * 2009-05-08 2014-11-26 1366科技公司 用于选择性移除沉积膜的多孔剥离层
US11326255B2 (en) * 2013-02-07 2022-05-10 Uchicago Argonne, Llc ALD reactor for coating porous substrates
US10833175B2 (en) * 2015-06-04 2020-11-10 International Business Machines Corporation Formation of dislocation-free SiGe finFET using porous silicon
US11111578B1 (en) 2020-02-13 2021-09-07 Uchicago Argonne, Llc Atomic layer deposition of fluoride thin films
US11901169B2 (en) 2022-02-14 2024-02-13 Uchicago Argonne, Llc Barrier coatings

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4437109A (en) * 1980-11-07 1984-03-13 General Electric Company Silicon-on-sapphire body with conductive paths therethrough
US4667220A (en) * 1984-04-27 1987-05-19 Trilogy Computer Development Partners, Ltd. Semiconductor chip module interconnection system
US4893174A (en) * 1985-07-08 1990-01-09 Hitachi, Ltd. High density integration of semiconductor circuit
CA1284523C (en) * 1985-08-05 1991-05-28 Leo G. Svendsen Uniaxially electrically conductive articles with porous insulating substrate
KR900008647B1 (ko) * 1986-03-20 1990-11-26 후지쓰 가부시끼가이샤 3차원 집적회로와 그의 제조방법
JP3154713B2 (ja) * 1990-03-16 2001-04-09 株式会社リコー 異方性導電膜およびその製造方法
EP0471982B1 (de) * 1990-08-03 1994-05-04 Siemens Nixdorf Informationssysteme Aktiengesellschaft Einbausystem für elektrische Funktionseinheiten insbesondere für die Datentechnik
DE4202455C1 (ja) * 1992-01-29 1993-08-19 Siemens Ag, 8000 Muenchen, De
DE4202454C1 (ja) * 1992-01-29 1993-07-29 Siemens Ag, 8000 Muenchen, De
US5244817A (en) * 1992-08-03 1993-09-14 Eastman Kodak Company Method of making backside illuminated image sensors
DE4231310C1 (de) * 1992-09-18 1994-03-24 Siemens Ag Verfahren zur Herstellung eines Bauelementes mit porösem Silizium
US5426072A (en) * 1993-01-21 1995-06-20 Hughes Aircraft Company Process of manufacturing a three dimensional integrated circuit from stacked SOI wafers using a temporary silicon substrate
EP0630058A3 (de) * 1993-05-19 1995-03-15 Siemens Ag Verfahren zur Herstellung einer Pyrodetektoranordnung durch elektronisches Ätzen eines Silizium Substrats.
US5455445A (en) * 1994-01-21 1995-10-03 Kulite Semiconductor Products, Inc. Multi-level semiconductor structures having environmentally isolated elements

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002334956A (ja) * 2001-05-09 2002-11-22 Fujitsu Ltd 半導体装置の支持体及びその製造方法
US7898086B2 (en) 2005-02-28 2011-03-01 Oki Semiconductor Co., Ltd. Semiconductor device having a package base with at least one through electrode
KR20140026521A (ko) * 2011-04-22 2014-03-05 테세라, 인코포레이티드 다공성 기판 내의 비아
JP2014512692A (ja) * 2011-04-22 2014-05-22 テセラ インコーポレイテッド 多孔質基板内のビア
US9455181B2 (en) 2011-04-22 2016-09-27 Tessera, Inc. Vias in porous substrates

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