JPH07153718A - 半導体層構造物内の接触孔充填方法 - Google Patents
半導体層構造物内の接触孔充填方法Info
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- JPH07153718A JPH07153718A JP6244749A JP24474994A JPH07153718A JP H07153718 A JPH07153718 A JP H07153718A JP 6244749 A JP6244749 A JP 6244749A JP 24474994 A JP24474994 A JP 24474994A JP H07153718 A JPH07153718 A JP H07153718A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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-
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- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
Abstract
(57)【要約】
【目的】 半導体層構造物内の接触孔を空洞を生じるこ
となく金属で満たし、半導体層構造物の機械的応力の発
生を回避する方法を提供する。 【構成】 半導体層構造物１内の接触化すべき導体路２
上に達する接触孔６を充填するために、導体路２を補助
接触孔３を介して導電層４と接続する。接触孔６を電気
的析出により金属９で満たし、その際導体路２は導電層
４に対する補助接触部８を介して電解液中の対向電極と
して接続される。引続き導電層４を除去する。
となく金属で満たし、半導体層構造物の機械的応力の発
生を回避する方法を提供する。 【構成】 半導体層構造物１内の接触化すべき導体路２
上に達する接触孔６を充填するために、導体路２を補助
接触孔３を介して導電層４と接続する。接触孔６を電気
的析出により金属９で満たし、その際導体路２は導電層
４に対する補助接触部８を介して電解液中の対向電極と
して接続される。引続き導電層４を除去する。
Description
【０００１】
【産業上の利用分野】本発明は半導体層構造物内の接触
孔を充填するための方法に関する。
孔を充填するための方法に関する。
【０００２】
【従来の技術】半導体層構造物内の導体路の接触化にあ
たってはそれぞれ導体路に達する接触孔が開けられる。
これらの接触孔は金属で満たされる。接触孔の断面が微
細化の増大に伴い小さくなればなる程、接触孔を空洞を
生じることなく充填することは益々重要になって来る。
接触孔を不均一に充填することは接触抵抗の劣化を招く
ことになる。
たってはそれぞれ導体路に達する接触孔が開けられる。
これらの接触孔は金属で満たされる。接触孔の断面が微
細化の増大に伴い小さくなればなる程、接触孔を空洞を
生じることなく充填することは益々重要になって来る。
接触孔を不均一に充填することは接触抵抗の劣化を招く
ことになる。
【０００３】立体集積により半導体集積回路の実装密度
は更に高められ、接続路の短縮が達成される。立体集積
の場合それぞれの集積回路を含む半導体層構造物はそれ
ぞれ数１０μｍまでの薄片にカットされ、スタックとも
いわれる積層として配設される。その際異なる半導体平
面は異なる基板材料からなっていてもよく、種々の方法
で製造可能である。接触部は半導体層構造物を通して垂
直方向に形成されなければならない。外側から見てこの
ように積層されたデバイスは新しい半導体モジュールと
見なされる。これは機能性を高められているにも拘ら
ず、端子数を減らされて標準ケーシング内に実現可能で
ある。
は更に高められ、接続路の短縮が達成される。立体集積
の場合それぞれの集積回路を含む半導体層構造物はそれ
ぞれ数１０μｍまでの薄片にカットされ、スタックとも
いわれる積層として配設される。その際異なる半導体平
面は異なる基板材料からなっていてもよく、種々の方法
で製造可能である。接触部は半導体層構造物を通して垂
直方向に形成されなければならない。外側から見てこの
ように積層されたデバイスは新しい半導体モジュールと
見なされる。これは機能性を高められているにも拘ら
ず、端子数を減らされて標準ケーシング内に実現可能で
ある。
【０００４】立体集積では隣合う平面間の接触も同様に
金属で満たされた接触孔を介して行われる。この場合に
も空洞なく接触孔を充填することが重要となる。
金属で満たされた接触孔を介して行われる。この場合に
も空洞なく接触孔を充填することが重要となる。
【０００５】三次元ＩＣプロジェクト（（Ｆｉｓｃａｌ
１９８１〜１９９０）、「Ｒｅｓｅａｒｃｈ ａｎｄ
Ｄｅｖｅｌｏｐｍｅｎｔ Ａｓｓｏｃｉａｔｉｏｎ
ｆｏｒ Ｆｕｔｕｒｅ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅｓ」、ＦＥＤ、Ｔｏｋｙｏ、１９９１、第ｌ２．１
章）から１つの積層内に上下に重ね合わせて配設された
半導体層構造物間に垂直な接触部を形成できる方法が公
知である。この公知方法では下部の半導体層構造物の上
側に約３×３μｍ2 の断面を有するタングステン製のピ
ンが形成される。このタングステン製ピンは下部半導体
層構造物の上側の上方に１〜２μｍ突出している。直接
隣接している上部の半導体層構造物の下側の相応する部
位に約２０×２０μｍ2 の寸法を有する面積のくぼみを
形成し、銀／インジウム合金で満たす。上部半導体層構
造物及び下部半導体層構造物の上下に重なり合う積層の
場合これらの満たされたくぼみ内にタングステン製ピン
を入れる。ピンは３００〜４００℃の温度でろう付けさ
れる。表面のトポグラフィを補整するため及び両半導体
層構造物間の補助的な機械的接合のために互いに対向す
る表面に接着剤としてそれぞれポリイミド層が施されて
いる。
１９８１〜１９９０）、「Ｒｅｓｅａｒｃｈ ａｎｄ
Ｄｅｖｅｌｏｐｍｅｎｔ Ａｓｓｏｃｉａｔｉｏｎ
ｆｏｒ Ｆｕｔｕｒｅ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅｓ」、ＦＥＤ、Ｔｏｋｙｏ、１９９１、第ｌ２．１
章）から１つの積層内に上下に重ね合わせて配設された
半導体層構造物間に垂直な接触部を形成できる方法が公
知である。この公知方法では下部の半導体層構造物の上
側に約３×３μｍ2 の断面を有するタングステン製のピ
ンが形成される。このタングステン製ピンは下部半導体
層構造物の上側の上方に１〜２μｍ突出している。直接
隣接している上部の半導体層構造物の下側の相応する部
位に約２０×２０μｍ2 の寸法を有する面積のくぼみを
形成し、銀／インジウム合金で満たす。上部半導体層構
造物及び下部半導体層構造物の上下に重なり合う積層の
場合これらの満たされたくぼみ内にタングステン製ピン
を入れる。ピンは３００〜４００℃の温度でろう付けさ
れる。表面のトポグラフィを補整するため及び両半導体
層構造物間の補助的な機械的接合のために互いに対向す
る表面に接着剤としてそれぞれポリイミド層が施されて
いる。
【０００６】細いタングステン製ピンは極めて高い温度
で析出されなければならない。このことは半導体層構造
物に点状に作用する大きな応力を来す。その際特にＧａ
Ａｓ又はＩｎＰのような応力に敏感な基板材料の場合に
は応力による亀裂を来すことになる。
で析出されなければならない。このことは半導体層構造
物に点状に作用する大きな応力を来す。その際特にＧａ
Ａｓ又はＩｎＰのような応力に敏感な基板材料の場合に
は応力による亀裂を来すことになる。
【０００７】
【発明が解決しようとする課題】本発明の課題は、半導
体層構造物内の接触孔を空洞を生じることなく金属で充
填し、半導体層構造物に機械的応力がかかるおそれを回
避する方法を提供することにある。
体層構造物内の接触孔を空洞を生じることなく金属で充
填し、半導体層構造物に機械的応力がかかるおそれを回
避する方法を提供することにある。
【０００８】
【課題を解決するための手段】この課題は本発明によ
り、半導体層構造物の第１の表面に第１の導体路の表面
を露出する少なくとも１つの補助接触孔を開け、ほぼ一
様なエッジ被覆を有する導電層を全面的に施し、この導
電層上に少なくとも補助接触孔の範囲内を平坦化して補
助接触孔を充填する絶縁層を施し、第１導体路の表面を
露出する接触孔を開け、この接触孔の側壁を絶縁構造物
で覆い、接触孔の外側に導電層に対する補助接触部を形
成し、接触孔を電解液中での電気的析出により金属で充
填し、その際第１の導体路を導電層に対する補助接触部
を介して対向電極として接続することにより解決され
る。
り、半導体層構造物の第１の表面に第１の導体路の表面
を露出する少なくとも１つの補助接触孔を開け、ほぼ一
様なエッジ被覆を有する導電層を全面的に施し、この導
電層上に少なくとも補助接触孔の範囲内を平坦化して補
助接触孔を充填する絶縁層を施し、第１導体路の表面を
露出する接触孔を開け、この接触孔の側壁を絶縁構造物
で覆い、接触孔の外側に導電層に対する補助接触部を形
成し、接触孔を電解液中での電気的析出により金属で充
填し、その際第１の導体路を導電層に対する補助接触部
を介して対向電極として接続することにより解決され
る。
【０００９】電気的に析出された層を接触化に使用する
ことは、ヤング（Ｅ．Ｋ．Ｙｕｎｇ）その他による「Ｅ
ｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．」第１３６巻、第１
号、１９８９年、第２０６〜２１５頁からプリント配線
板の製造と共に公知である。しかしその際接触孔を完全
に充填するという問題は生じない。なぜならプリント配
線板を形成する場合には接触孔の縁だけが金属化される
からである。その場合金属の充填は後のろう付けの際に
蝋で濡らすことにより実施される。
ことは、ヤング（Ｅ．Ｋ．Ｙｕｎｇ）その他による「Ｅ
ｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．」第１３６巻、第１
号、１９８９年、第２０６〜２１５頁からプリント配線
板の製造と共に公知である。しかしその際接触孔を完全
に充填するという問題は生じない。なぜならプリント配
線板を形成する場合には接触孔の縁だけが金属化される
からである。その場合金属の充填は後のろう付けの際に
蝋で濡らすことにより実施される。
【００１０】それに対して本発明方法では接触孔の側壁
は絶縁構造物で覆われる。接触孔の底部を構成する接触
化すべき導体路は電気的析出の際に電極として使用され
る。それにより電気的析出の際に金属は接触孔の底部か
ら成長する。析出は実際には接触孔の底部の部分だけに
行われる。側壁には析出は全く行われない。接触孔内に
は空洞なしに金属層が成長し、これが接触孔を充填する
ことになる。
は絶縁構造物で覆われる。接触孔の底部を構成する接触
化すべき導体路は電気的析出の際に電極として使用され
る。それにより電気的析出の際に金属は接触孔の底部か
ら成長する。析出は実際には接触孔の底部の部分だけに
行われる。側壁には析出は全く行われない。接触孔内に
は空洞なしに金属層が成長し、これが接触孔を充填する
ことになる。
【００１１】電気的析出後に導電層及びその上に配設さ
れた絶縁層は半導体層構造物の表面の平坦化により除去
される。 その際補助接触孔は導電層及び絶縁層の一部
で満たされたままである。それにより補助接触孔はその
後の処理工程の経過と共に場合によっては腐食性処理媒
体を集めかねない空洞が形成されるのを免れる。
れた絶縁層は半導体層構造物の表面の平坦化により除去
される。 その際補助接触孔は導電層及び絶縁層の一部
で満たされたままである。それにより補助接触孔はその
後の処理工程の経過と共に場合によっては腐食性処理媒
体を集めかねない空洞が形成されるのを免れる。
【００１２】本発明方法は、同時に多数の接触孔を電気
的析出により充填するのに適している。この場合補助接
触孔は導電層を介して短絡される接触化すべき全ての導
体路に対して開けられる。
的析出により充填するのに適している。この場合補助接
触孔は導電層を介して短絡される接触化すべき全ての導
体路に対して開けられる。
【００１３】本発明方法はまた、半導体層構造物の上側
及び下側にある接触孔を同時に電気的析出により充填す
るのに適している。この場合その下側には補助接触孔を
介して接触化すべき導体路と接続するもう１つの導電層
が形成される。両導電層は析出時に対向電極として接続
される。
及び下側にある接触孔を同時に電気的析出により充填す
るのに適している。この場合その下側には補助接触孔を
介して接触化すべき導体路と接続するもう１つの導電層
が形成される。両導電層は析出時に対向電極として接続
される。
【００１４】電気的析出では導体路を導電層を介して接
地電位に接続すると特に有利である。それというのも電
流及び電圧が電気的析出中に導体路と接触している半導
体層構造物の活性構造物に損傷を惹起しないからであ
る。特にゲート酸化物の破壊を招きかねない静電荷の発
生が回避される。
地電位に接続すると特に有利である。それというのも電
流及び電圧が電気的析出中に導体路と接触している半導
体層構造物の活性構造物に損傷を惹起しないからであ
る。特にゲート酸化物の破壊を招きかねない静電荷の発
生が回避される。
【００１５】
【実施例】本発明を一実施例及び図面に基づき以下に詳
述する。
述する。
【００１６】半導体層構造物１は少なくとも１つの導体
路２を含んでいる（図１参照）。半導体層構造物１は例
えば単結晶シリコン又はＩＩＩ／Ｖ半導体からなる半導
体ウェハである。半導体層構造物１はマイクロエレクト
ロニクス又はオプトエレクトロニクスコンポーネント又
はセンサの構成要素である回路パターンを有する。導体
路２は少なくとも１つの回路パターンと接続されてい
る。
路２を含んでいる（図１参照）。半導体層構造物１は例
えば単結晶シリコン又はＩＩＩ／Ｖ半導体からなる半導
体ウェハである。半導体層構造物１はマイクロエレクト
ロニクス又はオプトエレクトロニクスコンポーネント又
はセンサの構成要素である回路パターンを有する。導体
路２は少なくとも１つの回路パターンと接続されてい
る。
【００１７】半導体層構造物１内に補助接触孔３が形成
される。補助接触孔３は導体路２の表面上に達する。補
助接触孔３は例えばフォトレジストマスクの使用下にド
ライエッチングプロセスで形成される。次いでフォトレ
ジストマスクが除去される。補助接触孔３は後から形成
される接触孔の部位の外側の任意の箇所に配設すること
ができる。
される。補助接触孔３は導体路２の表面上に達する。補
助接触孔３は例えばフォトレジストマスクの使用下にド
ライエッチングプロセスで形成される。次いでフォトレ
ジストマスクが除去される。補助接触孔３は後から形成
される接触孔の部位の外側の任意の箇所に配設すること
ができる。
【００１８】次ぎに導電層４が全面的に施される。補助
接触孔３の範囲内で導電層４は導体路２と接触する。導
電層４はほぼ一様なエッジ被覆で析出される。導電層４
は例えばＣＶＤ析出によるタングステン又は無電流析出
による金から形成される。
接触孔３の範囲内で導電層４は導体路２と接触する。導
電層４はほぼ一様なエッジ被覆で析出される。導電層４
は例えばＣＶＤ析出によるタングステン又は無電流析出
による金から形成される。
【００１９】補助接触孔３を充填するフォトレジスト層
５が施される。フォトレジスト層５は露光又は現像され
る。ドライエッチングプロセスにより導体路２との接触
化のため接触孔６が形成される（図２参照）。接触孔６
の範囲内では導体路２の表面は露出している。
５が施される。フォトレジスト層５は露光又は現像され
る。ドライエッチングプロセスにより導体路２との接触
化のため接触孔６が形成される（図２参照）。接触孔６
の範囲内では導体路２の表面は露出している。
【００２０】例えばＳｉＯ2 又はＳｉ3Ｎ4 からなる一
様な絶縁層が析出される。ドライエッチングで水平な表
面上の絶縁層が除去され、その結果絶縁構造物７が形成
される。絶縁構造物７はスペーサとして完全に接触孔６
の側壁を覆う。絶縁構造物７は導電層４に対して接触孔
６の内部を絶縁する。接触孔６の範囲内の導体路２の表
面は、接触孔６の縁だけが絶縁構造物７により覆われ、
その他の部分は露出している。
様な絶縁層が析出される。ドライエッチングで水平な表
面上の絶縁層が除去され、その結果絶縁構造物７が形成
される。絶縁構造物７はスペーサとして完全に接触孔６
の側壁を覆う。絶縁構造物７は導電層４に対して接触孔
６の内部を絶縁する。接触孔６の範囲内の導体路２の表
面は、接触孔６の縁だけが絶縁構造物７により覆われ、
その他の部分は露出している。
【００２１】縁部のレジストを除去することでフォトレ
ジスト層５は例えば半導体層構造物１の縁部で除去され
る。それにより導電層４の表面は半導体層構造物１の縁
で露出されている。導電層４の露出部分は補助接触部８
を形成する（図３参照）。
ジスト層５は例えば半導体層構造物１の縁部で除去され
る。それにより導電層４の表面は半導体層構造物１の縁
で露出されている。導電層４の露出部分は補助接触部８
を形成する（図３参照）。
【００２２】補助接触部８は有利には接地電位に接続さ
れる。半導体層構造物１は電気的析出に適した電解液に
装入される。電解液としては特にシアン化金が適してい
る。電気的析出で陰極の作用をする導体路２と同様に電
解液中にある陽極との間に例えば１〜５Ｖの僅かな電位
が印加される。この電位は露出表面の大きさ及び電解液
の導電率により決定される。導体路２の露出表面上に電
気的析出により例えば銅からなる金属層９が析出され
る。金属層９は接触孔６全体を空洞を生じることなく充
填する。
れる。半導体層構造物１は電気的析出に適した電解液に
装入される。電解液としては特にシアン化金が適してい
る。電気的析出で陰極の作用をする導体路２と同様に電
解液中にある陽極との間に例えば１〜５Ｖの僅かな電位
が印加される。この電位は露出表面の大きさ及び電解液
の導電率により決定される。導体路２の露出表面上に電
気的析出により例えば銅からなる金属層９が析出され
る。金属層９は接触孔６全体を空洞を生じることなく充
填する。
【００２３】次にフォトレジスト層５が溶剤で除去され
る。半導体層構造物１の表面を逆研磨することにより導
電層４がほぼ除去される。その際補助接触孔３内に導電
層４及びフォトレジスト層５の残部が残る。導電層４の
残留分は僅かであるため、回路の機能を損ないかねない
漂遊容量を懸念する必要はない。
る。半導体層構造物１の表面を逆研磨することにより導
電層４がほぼ除去される。その際補助接触孔３内に導電
層４及びフォトレジスト層５の残部が残る。導電層４の
残留分は僅かであるため、回路の機能を損ないかねない
漂遊容量を懸念する必要はない。
【００２４】接触孔６の範囲内で半導体層構造物１は平
坦な表面を有する（図４参照）。
坦な表面を有する（図４参照）。
【００２５】本実施例においては図を分かりやするため
１つの導体路、１つの接触孔及び１つの補助接触孔だけ
が示されている。実際には半導体層構造物はそれぞれ接
触孔を介して接触化される多数の導体路を有している。
この場合各導体路は少なくとも１個の補助接触孔を介し
て導電層と接続される。充填すべき接触孔はそれぞれそ
の側壁に絶縁構造物を備える。更に電気的析出の際に補
助接触部８を介して導電層と接続している導体路は全て
陰極として接続される。
１つの導体路、１つの接触孔及び１つの補助接触孔だけ
が示されている。実際には半導体層構造物はそれぞれ接
触孔を介して接触化される多数の導体路を有している。
この場合各導体路は少なくとも１個の補助接触孔を介し
て導電層と接続される。充填すべき接触孔はそれぞれそ
の側壁に絶縁構造物を備える。更に電気的析出の際に補
助接触部８を介して導電層と接続している導体路は全て
陰極として接続される。
【００２６】半導体層構造物が立体集積により接続され
るべき場合には、半導体層構造物の対向する双方の表面
上にそれぞれ接触化すべき導体路に達する補助接触孔が
開けられる。両表面上に導体路を相互に短絡する導電層
が施される。次ぎに図面に記載されている実施例と同様
に接触孔が開けられ、絶縁構造物が設けられる。電気的
析出の際に双方の導電層は陰極として接続される。この
ようにして一作業工程で２つの向かい合う表面上の接触
孔が充填される。引続きこの双方の表面上のフォトレジ
スト層及び導電層が平坦化法、例えば研磨により除去さ
れる。
るべき場合には、半導体層構造物の対向する双方の表面
上にそれぞれ接触化すべき導体路に達する補助接触孔が
開けられる。両表面上に導体路を相互に短絡する導電層
が施される。次ぎに図面に記載されている実施例と同様
に接触孔が開けられ、絶縁構造物が設けられる。電気的
析出の際に双方の導電層は陰極として接続される。この
ようにして一作業工程で２つの向かい合う表面上の接触
孔が充填される。引続きこの双方の表面上のフォトレジ
スト層及び導電層が平坦化法、例えば研磨により除去さ
れる。
【図１】本発明方法の一工程を示す半導体層構造物の断
面図。
面図。
【図２】本発明の別の工程を示す半導体層構造物の断面
図。
図。
【図３】本発明の別の工程を示す半導体層構造物の断面
図。
図。
【図４】本発明の別の工程を示す半導体層構造物の断面
図。
図。
１ 半導体層構造物 ２ 導体路 ３ 補助接触孔 ４ 導電層 ５ 絶縁層（フォトレジスト層） ６ 接触孔 ７ 絶縁構造物 ８ 補助接触部 ９ 金属層
Claims (10)
- 【請求項１】 半導体層構造物内の少なくとも１つの接
触孔を充填する方法において、半導体層構造物（１）の
第１の表面に第１の導体路（２）の表面を露出する少な
くとも１つの補助接触孔（３）を開け、ほぼ一様なエッ
ジ被覆を有する導電層（４）を全面的に施し、この導電
層（４）上に少なくとも補助接触孔（３）の範囲内を平
坦化し、補助接触孔（３）を充填する絶縁層（５）を施
し、第１の導体路（２）の表面を露出する接触孔（６）
を開け、この接触孔（６）の側壁を絶縁構造物（７）で
覆い、接触孔（６）の外側に導電層（４）に対する補助
接触部（８）を形成し、接触孔（６）を電解液中での電
気的析出により金属（９）で満たし、その際第１導体路
（２）を導電層（４）に対する補助接触部（８）を介し
て対向電極として接続することを特徴とする半導体層構
造物内の接触孔充填方法。 - 【請求項２】 電気的析出の際に導電層（４）に対する
補助接触部（８）を接地電位に接続することを特徴とす
る請求項１記載の方法。 - 【請求項３】 電気的析出後に絶縁層（５）及び導電層
（４）を半導体層構造物（１）の表面を平坦化すること
によりほぼ除去することを特徴とする請求項１又は２記
載の方法。 - 【請求項４】 導電層を施す前に少なくとも第２の導体
路に対して第２導体路の表面を露出する少なくとももう
１つの補助接触孔を開け、第１導体路及び第２導体路を
導電層を介して電気的に短絡し、電気的析出の前に第２
導体路の表面を露出するもう１つの接触孔を開け、この
もう１つの接触孔の側壁をもう１つの絶縁構造物で覆
い、このもう１つの接触孔も電気的析出により金属で充
填することを特徴とする請求項１ないし３の１つに記載
の方法。 - 【請求項５】 フォトレジストからなる絶縁層（５）を
形成し、フォトレジストからなる絶縁層（５）の露光及
び現像後これを異方性ドライエッチング処理により接触
孔を開けるためのエッチングマスクとして使用すること
を特徴とする請求項１ないし４の１つに記載の方法。 - 【請求項６】 道電層（４）に対する補助接触部（８）
を形成するために縁部のレジストを除去することを特徴
とする請求項５記載の方法。 - 【請求項７】 導電層（４）をタングステンのＣＶＤ析
出又は金の無電流析出で形成することを特徴とする請求
項１ないし６の１つに記載の方法。 - 【請求項８】 絶縁構造物を接触孔の側壁にほぼ一様な
エッジ被覆を有する絶縁層の全面的析出により及び絶縁
層の異方性エッチングにより形成することを特徴とする
請求項１ないし７の１つに記載の方法。 - 【請求項９】 半導体層構造物の第１の表面に対向する
第２の表面内の接触孔を充填するために第２の表面内に
それぞれ接触化すべき導体路の表面に達する補助接触孔
を開け、この第２の表面にほぼ一様なエッジ被覆を有す
るもう１つの導電層を全面的に析出し、このもう１つの
導電層上に少なくとも補助接触孔の範囲内を平坦化して
補助接触孔を充填するもう１つの絶縁層を施し、それぞ
れ接触化すべき導体路の表面を露出する接触孔を開け、
接触孔の側壁を絶縁構造物で覆い、接触孔の外側にもう
１つの導電層に対する接触部を形成し、接触孔を電解液
中での電気的析出により金属で充填し、その際導体路を
このもう１つの導電層に対する接触部を介して対向電極
として接続し、電気的析出後このもう１つの絶縁層及び
もう１つの導電層を半導体層構造物の表面の平坦化によ
りほぼ除去することを特徴とする請求項１ないし８の１
つに記載の方法。 - 【請求項１０】 電気的析出の際にこのもう１つの導電
層に対する接触部を接地電位に接続することを特徴とす
る請求項９記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4331185.7 | 1993-09-14 | ||
| DE4331185A DE4331185C1 (de) | 1993-09-14 | 1993-09-14 | Verfahren zur Kontaktlochauffüllung in einem Halbleiterschichtaufbau |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07153718A true JPH07153718A (ja) | 1995-06-16 |
Family
ID=6497691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6244749A Pending JPH07153718A (ja) | 1993-09-14 | 1994-09-12 | 半導体層構造物内の接触孔充填方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5474651A (ja) |
| EP (1) | EP0644589B1 (ja) |
| JP (1) | JPH07153718A (ja) |
| DE (2) | DE4331185C1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5414221A (en) * | 1991-12-31 | 1995-05-09 | Intel Corporation | Embedded ground plane and shielding structures using sidewall insulators in high frequency circuits having vias |
| US5756397A (en) * | 1993-12-28 | 1998-05-26 | Lg Semicon Co., Ltd. | Method of fabricating a wiring in a semiconductor device |
| DE59510873D1 (de) * | 1994-06-27 | 2004-04-22 | Infineon Technologies Ag | Verbindungs- und Aufbautechnik für Multichip-Module |
| US5770519A (en) * | 1995-06-05 | 1998-06-23 | Advanced Micro Devices, Inc. | Copper reservoir for reducing electromigration effects associated with a conductive via in a semiconductor device |
| EP0922293B1 (en) * | 1996-06-07 | 2004-08-18 | Candescent Intellectual Property Services, Inc. | Fabrication of gated electron-emitting device utilizing distributed particles to define gate openings |
| US5865659A (en) * | 1996-06-07 | 1999-02-02 | Candescent Technologies Corporation | Fabrication of gated electron-emitting device utilizing distributed particles to define gate openings and utilizing spacer material to control spacing between gate layer and electron-emissive elements |
| US6187603B1 (en) | 1996-06-07 | 2001-02-13 | Candescent Technologies Corporation | Fabrication of gated electron-emitting devices utilizing distributed particles to define gate openings, typically in combination with lift-off of excess emitter material |
| US5658830A (en) * | 1996-07-12 | 1997-08-19 | Vanguard International Semiconductor Corporation | Method for fabricating interconnecting lines and contacts using conformal deposition |
| US5891805A (en) * | 1996-12-13 | 1999-04-06 | Intel Corporation | Method of forming contacts |
| US5985762A (en) * | 1997-05-19 | 1999-11-16 | International Business Machines Corporation | Method of forming a self-aligned copper diffusion barrier in vias |
| FR2773262B1 (fr) * | 1997-12-30 | 2000-03-10 | Sgs Thomson Microelectronics | Procede de formation d'elements conducteurs dans un circuit integre |
| US6331763B1 (en) * | 1998-04-15 | 2001-12-18 | Tyco Electronics Corporation | Devices and methods for protection of rechargeable elements |
| TW406363B (en) * | 1998-11-27 | 2000-09-21 | United Microelectronics Corp | The method of forming the opening |
| US6659592B2 (en) * | 2001-08-16 | 2003-12-09 | Hewlett-Packard Development Company, L.P. | Multiple redundant through hole electrical interconnects and method for forming the same |
| US8097525B2 (en) * | 2008-08-29 | 2012-01-17 | International Business Machines Corporation | Vertical through-silicon via for a semiconductor structure |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4624749A (en) * | 1985-09-03 | 1986-11-25 | Harris Corporation | Electrodeposition of submicrometer metallic interconnect for integrated circuits |
| US4888087A (en) * | 1988-12-13 | 1989-12-19 | The Board Of Trustees Of The Leland Stanford Junior University | Planarized multilevel interconnection for integrated circuits |
| JPH03139828A (ja) * | 1989-10-25 | 1991-06-14 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5151168A (en) * | 1990-09-24 | 1992-09-29 | Micron Technology, Inc. | Process for metallizing integrated circuits with electrolytically-deposited copper |
| JPH04359518A (ja) * | 1991-06-06 | 1992-12-11 | Nec Corp | 半導体装置の製造方法 |
| US5227013A (en) * | 1991-07-25 | 1993-07-13 | Microelectronics And Computer Technology Corporation | Forming via holes in a multilevel substrate in a single step |
-
1993
- 1993-09-14 DE DE4331185A patent/DE4331185C1/de not_active Expired - Fee Related
-
1994
- 1994-08-11 US US08/289,264 patent/US5474651A/en not_active Expired - Fee Related
- 1994-08-18 DE DE59404411T patent/DE59404411D1/de not_active Expired - Fee Related
- 1994-08-18 EP EP94112936A patent/EP0644589B1/de not_active Expired - Lifetime
- 1994-09-12 JP JP6244749A patent/JPH07153718A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US5474651A (en) | 1995-12-12 |
| DE4331185C1 (de) | 1994-12-15 |
| EP0644589A3 (de) | 1996-03-20 |
| EP0644589B1 (de) | 1997-10-22 |
| EP0644589A2 (de) | 1995-03-22 |
| DE59404411D1 (de) | 1997-11-27 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040415 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040930 |