JP3677311B2 - 立体集積回路装置の製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、立体集積回路装置の製造方法に関する。
【０００２】
【従来の技術】
立体的な集積の場合、複数の基板が上下に積み重ねられ、互いに固定結合される。その際、個々の基板にはそれぞれ集積回路、センサ作動装置および／または受動プレーナ素子が含まれている。この場合、個々の基板を様々な技術で製造することができる。上下間において、それぞれ異なる基板に含まれている構成素子は垂直方向のコンタクトを介して互いに導電接続されている。
【０００３】
この種の立体集積回路装置の製造に際し、まずはじめに各基板が互いに別個に製造される。この場合、互いに別個に製造されるそれらの基板は、およそ１０μｍになるまで極端に薄くされる。薄くされた基板には表／裏面に電気接点が設けられ、回路装置の電気的要求のほかに機械的および熱的要求も満たされるように、上下に重なり合って配置される。回路装置は機械的に安定していなくてはならず、その際、極端な応力が避けられるようにすべきである。さらに、集積度が高まるにつれて増大する損失熱を逃がさなければならない。
【０００４】
Y.Hayashi 等による "Symp. on VLSI Technol. (1990)" 第９５頁以下から、立体的に集積する場合に薄板化するステップや後続の処理ステップにおいて、たとえばシリコンまたは水晶から成る中空でない担体層を基板の表側にはり付けることで、処理の施された基板の表側を保護することが知られている。そして基板は裏側から薄くされ、これにコンタクトが設けられる。次に、薄くされた基板はさらに別の基板に取り付けられ、ボンディング工程でその基板と固定結合される。ボンディング工程の後、基板の構成素子を損傷しないように、あるいは各基板間の接続線が再びはずれてしまわないように、担体層をもう１度剥がさなくてはならない。薄くされた基板における構成素子の試験は、ボンディングプロセス前に裏側からしか行えない。それというのは、表側は担体層により覆われているからであり、また、薄くされた基板は安定化させる担体層がなくては通常の試験手順に耐えられないからである。しかし、メモリスタックの内部平面のためのような非自律的なＩＣの試験では、両面に接触接続させることが必要である。
【０００５】
薄くされた基板の裏面にコンタクトや金属化構造体を製造するためには、多数の処理ステップが必要である。
【０００６】
【発明が解決しようとする課題】
したがって本発明の課題は、立体集積回路装置の製造方法において、薄くされた基板の試験を両面から行えるようにすることである。
【０００７】
【課題を解決するための手段】
本発明によればこの課題は、弗化物を含む酸性の電解質における電気化学的エッチングにより、ドーピングされた単結晶シリコンウェハに貫通細孔が生成され、前記電解質中でシリコンウェハはアノードとして配線され、前記貫通細孔には少なくとも部分的に、前記シリコンウェハに対し絶縁されて導電性充填物が設けられ、前記シリコンウェハは支持プレートとして基板の第１の主表面に取り付けられ、前記基板は、少なくとも第１の主表面の領域に構成素子を有し該構成素子に対するコンタクトを前記第１の主表面上に有しており、前記基板は他の基板とともに立体集積回路装置として集積され、少なくとも、前記第１の主表面と隣接する支持プレートの表面上に、少なくとも１つの導電性充填物と導電接続された接続面が形成され、該接続面は前記第１の主表面上の少なくとも１つのコンタクトと当接し、該接続面は個々のコンタクトと固定結合されることにより解決される。
【０００８】
【発明の利点】
本発明による方法の場合、支持プレートとしてドーピングされた単結晶シリコンウェハが用いられ、これには事前に弗化物を含む酸性の電解質−ここにおいてシリコンウェハはアノードとして接続されている−における電気化学的エッチングにより、貫通細孔が形成される。これらの細孔は１〜１０μｍの範囲の直径を有する。このような多孔性のシリコン全般を巨大多孔性シリコンと称する。細孔の少なくとも一部分にはそれらの表面に絶縁層が設けられており、導電性充填物が充填挿入される。
【０００９】
有利にはシリコンウェハ表面全体に、たとえば熱酸化により絶縁層が設けられる。支持プレートは基板の第１の主表面に取り付けられる。この基板は少なくとも第１の主表面の領域に構成素子を有しており、他の基板といっしょに立体集積回路として集積される。基板の第１の主表面上には、構成素子に対するコンタクトが配置されている。少なくとも、基板の第１の主表面に隣接する支持プレート表面上に接続面が形成され、それらは少なくとも１つの導電性充填物とそれぞれ導電接続されている。これらの接続面はそれぞれ、基板の第１の主表面上の少なくとも１つのコンタクトと当接する。互いに当接し合った接続面とコンタクトとは固定的に接続され、支持プレートと基板との固定結合が形成される。
【００１０】
導電性充填物は有利には、ドーピングされた多結晶シリコン、アルミニウム、銅またはアマルガム成分から成る。コンタクトは有利にはタングステン、Ａｕ／Ｉｎまたはアマルガム成分から成る。接続面とコンタクトとの接続は、有利にははんだ付けまたはアマルガム化により行われる。
【００１１】
巨大多孔性シリコンから成る支持プレートは高度な機械的安定性を有しているので、薄板化ならびに後続処理中において基板は支持プレートによって安定化される。支持プレートの細孔中の導電性充填物を介して、薄板化後でも基板における構成素子の試験を両側から行える。これに加えて支持プレートの、基板とは反対側の表面上にも、同様に接続面が形成される。
【００１２】
巨大多孔性シリコンから成る支持プレートは、１００〜２００μｍの厚さでも十分な機械的安定性を有する。
【００１３】
本発明の枠内には、１つの立体形集積回路において隣り合う基板間の結合部材として支持プレートを用いることが含まれる。この目的で、支持プレートには対向する各面上に相応の接続面が設けられる。立体集積回路装置の種々の基板の垂直方向における接触接続は、支持プレートの導電性充填物を介して行われる。このような接続部の抵抗と容量を設定調整するために、一方では導電性充填物に関する材料の選択が適しており、他方では多数の細孔を並列接続することないしはパラレルにクロスすることが適している。
【００１４】
支持プレートは実質的に対称に構成されているので、熱によるゆがみが十分に回避される。
【００１５】
本発明の枠内には、損失電力を逃がすのに適するよう支持プレートを配置することが含まれる。この目的で支持プレートはたとえば、部分的に隣り合う基板を越えて側方に突出し冷却装置と熱的に結合されるように配置される。
【００１６】
支持プレートの側方突出部分に付加的に接続用コンタクトを設けることができ、それらのコンタクトは金属化面を介して各基板のうち少なくとも１つの基板の構成素子と接続される。このような接続用コンタクトを介して、たとえば給電電圧を印加したり試験測定を行うことができる。
【００１７】
次に、図面および実施例を参照して本発明を詳細に説明する。
【００１８】
【実施例の説明】
ｎ形にドーピングされた１００−配向の単結晶シリコンから成るシリコンウェハ１１において、電気化学的エッチングにより細孔１２が生成される（図１参照）。この目的で、シリコンウェハ１の表面を弗化物を含む酸性の電解質と接触させる。この電解質は１〜５０％有利には６％の弗化水素酸濃度を有する。シリコンウェア１１の表面に水素気泡が発生するのを抑えるために、電解質に湿潤剤（界面活性剤）を添加することができる。シリコンウェハ１１と電解質との間に、たとえば３Ｖの電圧が印加される。その際、たとえば５Ωｃｍの比抵抗を有するシリコンウェハ１１はアノードとして配線される。シリコンウェハ１１は裏面側から照射される。この照射により、シリコンウェハ１１においてｃｍ2 あたり約１０ｍＡの電流密度が生じるようになる。
【００１９】
電気化学的エッチングにおいて、シリコン中の少数電荷キャリアは電解質と接触状態にある表面へ移動する。この表面に空間電荷領域が形成される。各表面に統計的な分布で存在しているかまたは所期のように光技術とアルカリエッチングにより生成される凹欠領域における電界強度は、それ以外の領域よりも大きいので、少数電荷キャリアはそれらの個所に優勢的に移動する。このことにより表面が構造化されることになる。最初は小さかった起伏がエッチングにより深くなればなるほど、少数電荷キャリアはその部分へいっそう多く移動するようになり、その個所においてエッチングによる侵食作用がいっそう高まる。このようにして、殊にエッチング時間により定まる深さまで、細孔は１００−方向で成長する。
【００２０】
本発明による方法の場合、細孔１２はシリコンウェハ１１全体を貫通して横切っている。シリコンウェハ１１の厚さが１００μｍであると、このためには約２時間のエッチング時間が必要である。この場合、細孔の直径は１μｍ〜１０μｍの値に設定される。
【００２１】
シリコンウェハ１１を貫通して横切っている細孔１２は絶縁層１３によりシリコンウェハ１１に対し絶縁されており、さらにこの細孔には導電性の充填物１４が挿入されている（図２）。絶縁層１３は有利には、シリコンウェハ１１の表面全体にわたる熱酸化により形成される。
【００２２】
導電性の充填物１４はたとえば、ドーピングされた多結晶シリコン、アルミニウム、銅、あるいはアマルガム成分により形成される。アマルガム成分とは、それらの成分のうち１つの成分は固体であり他の成分は液体であるような物質のことであって、その際、固体成分は液体成分中で溶解し、このことによって混合物が硬化する。有利には、導電性の充填物１４は次のようにして細孔１２へ挿入される：
ａ）たとえばＣＶＤにより面全体にわたって一様に析出し、次にたとえばプラズマエッチングまたはＣＭＰ（chemical-mechanical polishing ）により平坦になるよう逆にエッチングする。
【００２３】
ｂ）補助基板上において選択的に析出する（ＣＶＤ、無電界めっき）。
【００２４】
シリコンウェハ１１に対し絶縁され導電性の充填物１４の挿入された貫通細孔１２を有するシリコンウェハ１１は、立体集積回路装置の製造に際して支持プレートとして用いられる。
【００２５】
立体集積回路装置を製造するにあたっては、第１の主表面２２をもつ第１の基板２１を基礎として始められる（図３参照）。第１の基板２１は第１の主表面２２の領域に複数の構成素子を有している。第１の主表面２２上には、見やすくするため詳細には図示されていないこれら構成素子に対するコンタクト２３が配置されている。第１の支持プレート２４は、シリコンウェハに対し絶縁され導電性の充填物１４の挿入された貫通細孔１２を有する巨大多孔性のシリコンウェハから成り、これは第１の基板２１に取り付けられる。その前に少なくとも、第１の主表面２２に隣接する支持プレート２４表面に接続面２５が形成される。これらの接続面は、支持プレート２４の少なくとも１つの導電性充填物とそれぞれ導電接続されている。さらにこれらの接続面２５は、第１の支持プレート２４と機械的に固定結合されている。接続面２５はたとえば、タングステン、アルミニウム、アマルガム成分のような金属化部から成る。支持プレート２４を第１の基板２１と結合すると、接続面２５が第１の主表面２２上のコンタクトに当接する。これにより、それぞれ当接し合うコンタクト２３と接続面の間で固定的な接続が形成される。これはたとえばはんだ付けやアマルガム化により行われる。このような固定接続部を介して、第１の支持プレート２４は第１の基板２１と固定的に結合される。
【００２６】
第１の支持プレート２４における導線性充填物は接続面２５およびコンタクト２３を介して第１の基板２１の個々の素子と接続されており、これらの充填物を介して構成素子をテストできる。接触接続を容易にする目的で、第１の支持プレート２４の、第１の基板２１とは反対側の表面にも、個々の導電性充填物と接続状態にある接続面２５が形成される。
【００２７】
高多孔性シリコンの高度な機械的安定性ゆえに、第１の支持プレート２４の、第１の主表面２２に対して垂直方向の厚さは１００〜２００μｍで十分であり、このことにより後続処理に際して第１の基板２１を安定化させることができる。支持プレート２４の厚さは、有利には化学機械的研磨により調整される。立体的な集積の場合には後続の処理として、第１の主表面２２に対向する第２の主表面２６を薄く研磨することと、この第２の主表面２６上にコンタクトを設けることが含まれる。
【００２８】
第２の基板３１は第１の主表面３２の領域に構成素子を有しており、これらの構成素子に対し第１の主表面３２上にコンタクト３３が配置されている（図３参照）。第２の基板３１の上には第２の支持プレート３４が取り付けられる。この支持プレートは、貫通細孔を備えた高多孔性のシリコンウェハから成り、それらの細孔はシリコンウェハに対し絶縁されそれらには導電性の充填物が挿入されている。第１の基板３１の第１の主表面３２に隣接する第２の支持プレート３４表面上には接続面３５が設けられており、これらの接続面３５はそれぞれ少なくとも１つの、第２の支持プレート３４の導電性充填物と導電接続されている。組み立てた場合、接続面３５は第２の基板３１の第１の主表面３２上の１つのコンタクト３３とそれぞれ当接する。第２の支持プレート３４中の導電性充填物の接触接続を改善するために、第２の支持プレート３４の、第２の基板３１とは反対側の表面にも、相応の導電性充填物に対する接続面が設けられる。
【００２９】
第２の基板３１は第１の主表面３２に対向する第２の主表面３６の側から、この場合には有利には研磨、湿式化学的回転塗布エッチングまたは化学機械的研磨により薄くされる。次に、第２の主表面３６上にコンタクト３３が取り付けられる。
【００３０】
第１の基板２１と第２の基板３１を１つの立体集積回路装置として集積するために、第２の基板３１は第１の支持プレート２４の、第１の基板２１とは反対側の表面上に取り付けられる。この動作は図３中、双方向矢印３７で示されている。その際、第２の基板３１の第２の主表面３６上のコンタクト３３は、支持プレート２４の接続面２５に当接する。はんだ付けまたはアマルガム化により、コンタクト３３は接続面２５と固定接続される。この固定接続により同時に、第２の基板３１と第１の支持プレート２４との結合が形成される。このようにして、第１の基板２１と第２の基板３１は機械的にも電気的に第１の支持プレート２４を介して相互に結合される。機械的な強度を高める目的で、基板２１，３１上の構成素子とは電気的に絶縁されたダミーコンタクト３３とダミー接続面２５を取り付けることもできるし、および／または接着接続を用いることもできる。
【００３１】
より複雑な立体集積回路装置を構成するにあたっては、２つめの支持プレートに同様に−つまりさらに別の支持プレートを伴って−さらに別の基板が取り付けられ固定結合される。
【００３２】
図４には、本発明による方法にしたがって３つの基板４１が支持プレート４２を介して相互に結合された立体集積回路装置が示されている。支持プレート４２は図１および図２に示されたようにして構成される。これらの支持プレート４２は側方で基板４１よりも突出している。このようにして、損失電力により生じる熱が側方で放熱される。さらに、各支持プレート４２の側方突出部分には接続用コンタクト４３が取り付けられており、それらのコンタクトを介してたとえば給電電圧を印加したり試験測定を行ったりすることができる。
【００３３】
【発明の効果】
本発明によれば、立体集積回路装置の製造方法において、薄くされた基板の試験を両面から行えることができる。
【図面の簡単な説明】
【図１】支持プレートを示す図である。
【図２】支持プレートの縦断面図である。
【図３】２つの基板を有する立体集積回路装置の構成図である。
【図４】立体集積回路装置の縦断面図である。
【符号の説明】
１１ シリコンウェハ
１２ 細孔
１３ 絶縁層
１４ 充填物
２１，３１ 基板
２４，３６ 支持プレート
２３，３３ コンタクト
２５，３５ 接続面
【産業上の利用分野】
本発明は、立体集積回路装置の製造方法に関する。
【０００２】
【従来の技術】
立体的な集積の場合、複数の基板が上下に積み重ねられ、互いに固定結合される。その際、個々の基板にはそれぞれ集積回路、センサ作動装置および／または受動プレーナ素子が含まれている。この場合、個々の基板を様々な技術で製造することができる。上下間において、それぞれ異なる基板に含まれている構成素子は垂直方向のコンタクトを介して互いに導電接続されている。
【０００３】
この種の立体集積回路装置の製造に際し、まずはじめに各基板が互いに別個に製造される。この場合、互いに別個に製造されるそれらの基板は、およそ１０μｍになるまで極端に薄くされる。薄くされた基板には表／裏面に電気接点が設けられ、回路装置の電気的要求のほかに機械的および熱的要求も満たされるように、上下に重なり合って配置される。回路装置は機械的に安定していなくてはならず、その際、極端な応力が避けられるようにすべきである。さらに、集積度が高まるにつれて増大する損失熱を逃がさなければならない。
【０００４】
Y.Hayashi 等による "Symp. on VLSI Technol. (1990)" 第９５頁以下から、立体的に集積する場合に薄板化するステップや後続の処理ステップにおいて、たとえばシリコンまたは水晶から成る中空でない担体層を基板の表側にはり付けることで、処理の施された基板の表側を保護することが知られている。そして基板は裏側から薄くされ、これにコンタクトが設けられる。次に、薄くされた基板はさらに別の基板に取り付けられ、ボンディング工程でその基板と固定結合される。ボンディング工程の後、基板の構成素子を損傷しないように、あるいは各基板間の接続線が再びはずれてしまわないように、担体層をもう１度剥がさなくてはならない。薄くされた基板における構成素子の試験は、ボンディングプロセス前に裏側からしか行えない。それというのは、表側は担体層により覆われているからであり、また、薄くされた基板は安定化させる担体層がなくては通常の試験手順に耐えられないからである。しかし、メモリスタックの内部平面のためのような非自律的なＩＣの試験では、両面に接触接続させることが必要である。
【０００５】
薄くされた基板の裏面にコンタクトや金属化構造体を製造するためには、多数の処理ステップが必要である。
【０００６】
【発明が解決しようとする課題】
したがって本発明の課題は、立体集積回路装置の製造方法において、薄くされた基板の試験を両面から行えるようにすることである。
【０００７】
【課題を解決するための手段】
本発明によればこの課題は、弗化物を含む酸性の電解質における電気化学的エッチングにより、ドーピングされた単結晶シリコンウェハに貫通細孔が生成され、前記電解質中でシリコンウェハはアノードとして配線され、前記貫通細孔には少なくとも部分的に、前記シリコンウェハに対し絶縁されて導電性充填物が設けられ、前記シリコンウェハは支持プレートとして基板の第１の主表面に取り付けられ、前記基板は、少なくとも第１の主表面の領域に構成素子を有し該構成素子に対するコンタクトを前記第１の主表面上に有しており、前記基板は他の基板とともに立体集積回路装置として集積され、少なくとも、前記第１の主表面と隣接する支持プレートの表面上に、少なくとも１つの導電性充填物と導電接続された接続面が形成され、該接続面は前記第１の主表面上の少なくとも１つのコンタクトと当接し、該接続面は個々のコンタクトと固定結合されることにより解決される。
【０００８】
【発明の利点】
本発明による方法の場合、支持プレートとしてドーピングされた単結晶シリコンウェハが用いられ、これには事前に弗化物を含む酸性の電解質−ここにおいてシリコンウェハはアノードとして接続されている−における電気化学的エッチングにより、貫通細孔が形成される。これらの細孔は１〜１０μｍの範囲の直径を有する。このような多孔性のシリコン全般を巨大多孔性シリコンと称する。細孔の少なくとも一部分にはそれらの表面に絶縁層が設けられており、導電性充填物が充填挿入される。
【０００９】
有利にはシリコンウェハ表面全体に、たとえば熱酸化により絶縁層が設けられる。支持プレートは基板の第１の主表面に取り付けられる。この基板は少なくとも第１の主表面の領域に構成素子を有しており、他の基板といっしょに立体集積回路として集積される。基板の第１の主表面上には、構成素子に対するコンタクトが配置されている。少なくとも、基板の第１の主表面に隣接する支持プレート表面上に接続面が形成され、それらは少なくとも１つの導電性充填物とそれぞれ導電接続されている。これらの接続面はそれぞれ、基板の第１の主表面上の少なくとも１つのコンタクトと当接する。互いに当接し合った接続面とコンタクトとは固定的に接続され、支持プレートと基板との固定結合が形成される。
【００１０】
導電性充填物は有利には、ドーピングされた多結晶シリコン、アルミニウム、銅またはアマルガム成分から成る。コンタクトは有利にはタングステン、Ａｕ／Ｉｎまたはアマルガム成分から成る。接続面とコンタクトとの接続は、有利にははんだ付けまたはアマルガム化により行われる。
【００１１】
巨大多孔性シリコンから成る支持プレートは高度な機械的安定性を有しているので、薄板化ならびに後続処理中において基板は支持プレートによって安定化される。支持プレートの細孔中の導電性充填物を介して、薄板化後でも基板における構成素子の試験を両側から行える。これに加えて支持プレートの、基板とは反対側の表面上にも、同様に接続面が形成される。
【００１２】
巨大多孔性シリコンから成る支持プレートは、１００〜２００μｍの厚さでも十分な機械的安定性を有する。
【００１３】
本発明の枠内には、１つの立体形集積回路において隣り合う基板間の結合部材として支持プレートを用いることが含まれる。この目的で、支持プレートには対向する各面上に相応の接続面が設けられる。立体集積回路装置の種々の基板の垂直方向における接触接続は、支持プレートの導電性充填物を介して行われる。このような接続部の抵抗と容量を設定調整するために、一方では導電性充填物に関する材料の選択が適しており、他方では多数の細孔を並列接続することないしはパラレルにクロスすることが適している。
【００１４】
支持プレートは実質的に対称に構成されているので、熱によるゆがみが十分に回避される。
【００１５】
本発明の枠内には、損失電力を逃がすのに適するよう支持プレートを配置することが含まれる。この目的で支持プレートはたとえば、部分的に隣り合う基板を越えて側方に突出し冷却装置と熱的に結合されるように配置される。
【００１６】
支持プレートの側方突出部分に付加的に接続用コンタクトを設けることができ、それらのコンタクトは金属化面を介して各基板のうち少なくとも１つの基板の構成素子と接続される。このような接続用コンタクトを介して、たとえば給電電圧を印加したり試験測定を行うことができる。
【００１７】
次に、図面および実施例を参照して本発明を詳細に説明する。
【００１８】
【実施例の説明】
ｎ形にドーピングされた１００−配向の単結晶シリコンから成るシリコンウェハ１１において、電気化学的エッチングにより細孔１２が生成される（図１参照）。この目的で、シリコンウェハ１の表面を弗化物を含む酸性の電解質と接触させる。この電解質は１〜５０％有利には６％の弗化水素酸濃度を有する。シリコンウェア１１の表面に水素気泡が発生するのを抑えるために、電解質に湿潤剤（界面活性剤）を添加することができる。シリコンウェハ１１と電解質との間に、たとえば３Ｖの電圧が印加される。その際、たとえば５Ωｃｍの比抵抗を有するシリコンウェハ１１はアノードとして配線される。シリコンウェハ１１は裏面側から照射される。この照射により、シリコンウェハ１１においてｃｍ2 あたり約１０ｍＡの電流密度が生じるようになる。
【００１９】
電気化学的エッチングにおいて、シリコン中の少数電荷キャリアは電解質と接触状態にある表面へ移動する。この表面に空間電荷領域が形成される。各表面に統計的な分布で存在しているかまたは所期のように光技術とアルカリエッチングにより生成される凹欠領域における電界強度は、それ以外の領域よりも大きいので、少数電荷キャリアはそれらの個所に優勢的に移動する。このことにより表面が構造化されることになる。最初は小さかった起伏がエッチングにより深くなればなるほど、少数電荷キャリアはその部分へいっそう多く移動するようになり、その個所においてエッチングによる侵食作用がいっそう高まる。このようにして、殊にエッチング時間により定まる深さまで、細孔は１００−方向で成長する。
【００２０】
本発明による方法の場合、細孔１２はシリコンウェハ１１全体を貫通して横切っている。シリコンウェハ１１の厚さが１００μｍであると、このためには約２時間のエッチング時間が必要である。この場合、細孔の直径は１μｍ〜１０μｍの値に設定される。
【００２１】
シリコンウェハ１１を貫通して横切っている細孔１２は絶縁層１３によりシリコンウェハ１１に対し絶縁されており、さらにこの細孔には導電性の充填物１４が挿入されている（図２）。絶縁層１３は有利には、シリコンウェハ１１の表面全体にわたる熱酸化により形成される。
【００２２】
導電性の充填物１４はたとえば、ドーピングされた多結晶シリコン、アルミニウム、銅、あるいはアマルガム成分により形成される。アマルガム成分とは、それらの成分のうち１つの成分は固体であり他の成分は液体であるような物質のことであって、その際、固体成分は液体成分中で溶解し、このことによって混合物が硬化する。有利には、導電性の充填物１４は次のようにして細孔１２へ挿入される：
ａ）たとえばＣＶＤにより面全体にわたって一様に析出し、次にたとえばプラズマエッチングまたはＣＭＰ（chemical-mechanical polishing ）により平坦になるよう逆にエッチングする。
【００２３】
ｂ）補助基板上において選択的に析出する（ＣＶＤ、無電界めっき）。
【００２４】
シリコンウェハ１１に対し絶縁され導電性の充填物１４の挿入された貫通細孔１２を有するシリコンウェハ１１は、立体集積回路装置の製造に際して支持プレートとして用いられる。
【００２５】
立体集積回路装置を製造するにあたっては、第１の主表面２２をもつ第１の基板２１を基礎として始められる（図３参照）。第１の基板２１は第１の主表面２２の領域に複数の構成素子を有している。第１の主表面２２上には、見やすくするため詳細には図示されていないこれら構成素子に対するコンタクト２３が配置されている。第１の支持プレート２４は、シリコンウェハに対し絶縁され導電性の充填物１４の挿入された貫通細孔１２を有する巨大多孔性のシリコンウェハから成り、これは第１の基板２１に取り付けられる。その前に少なくとも、第１の主表面２２に隣接する支持プレート２４表面に接続面２５が形成される。これらの接続面は、支持プレート２４の少なくとも１つの導電性充填物とそれぞれ導電接続されている。さらにこれらの接続面２５は、第１の支持プレート２４と機械的に固定結合されている。接続面２５はたとえば、タングステン、アルミニウム、アマルガム成分のような金属化部から成る。支持プレート２４を第１の基板２１と結合すると、接続面２５が第１の主表面２２上のコンタクトに当接する。これにより、それぞれ当接し合うコンタクト２３と接続面の間で固定的な接続が形成される。これはたとえばはんだ付けやアマルガム化により行われる。このような固定接続部を介して、第１の支持プレート２４は第１の基板２１と固定的に結合される。
【００２６】
第１の支持プレート２４における導線性充填物は接続面２５およびコンタクト２３を介して第１の基板２１の個々の素子と接続されており、これらの充填物を介して構成素子をテストできる。接触接続を容易にする目的で、第１の支持プレート２４の、第１の基板２１とは反対側の表面にも、個々の導電性充填物と接続状態にある接続面２５が形成される。
【００２７】
高多孔性シリコンの高度な機械的安定性ゆえに、第１の支持プレート２４の、第１の主表面２２に対して垂直方向の厚さは１００〜２００μｍで十分であり、このことにより後続処理に際して第１の基板２１を安定化させることができる。支持プレート２４の厚さは、有利には化学機械的研磨により調整される。立体的な集積の場合には後続の処理として、第１の主表面２２に対向する第２の主表面２６を薄く研磨することと、この第２の主表面２６上にコンタクトを設けることが含まれる。
【００２８】
第２の基板３１は第１の主表面３２の領域に構成素子を有しており、これらの構成素子に対し第１の主表面３２上にコンタクト３３が配置されている（図３参照）。第２の基板３１の上には第２の支持プレート３４が取り付けられる。この支持プレートは、貫通細孔を備えた高多孔性のシリコンウェハから成り、それらの細孔はシリコンウェハに対し絶縁されそれらには導電性の充填物が挿入されている。第１の基板３１の第１の主表面３２に隣接する第２の支持プレート３４表面上には接続面３５が設けられており、これらの接続面３５はそれぞれ少なくとも１つの、第２の支持プレート３４の導電性充填物と導電接続されている。組み立てた場合、接続面３５は第２の基板３１の第１の主表面３２上の１つのコンタクト３３とそれぞれ当接する。第２の支持プレート３４中の導電性充填物の接触接続を改善するために、第２の支持プレート３４の、第２の基板３１とは反対側の表面にも、相応の導電性充填物に対する接続面が設けられる。
【００２９】
第２の基板３１は第１の主表面３２に対向する第２の主表面３６の側から、この場合には有利には研磨、湿式化学的回転塗布エッチングまたは化学機械的研磨により薄くされる。次に、第２の主表面３６上にコンタクト３３が取り付けられる。
【００３０】
第１の基板２１と第２の基板３１を１つの立体集積回路装置として集積するために、第２の基板３１は第１の支持プレート２４の、第１の基板２１とは反対側の表面上に取り付けられる。この動作は図３中、双方向矢印３７で示されている。その際、第２の基板３１の第２の主表面３６上のコンタクト３３は、支持プレート２４の接続面２５に当接する。はんだ付けまたはアマルガム化により、コンタクト３３は接続面２５と固定接続される。この固定接続により同時に、第２の基板３１と第１の支持プレート２４との結合が形成される。このようにして、第１の基板２１と第２の基板３１は機械的にも電気的に第１の支持プレート２４を介して相互に結合される。機械的な強度を高める目的で、基板２１，３１上の構成素子とは電気的に絶縁されたダミーコンタクト３３とダミー接続面２５を取り付けることもできるし、および／または接着接続を用いることもできる。
【００３１】
より複雑な立体集積回路装置を構成するにあたっては、２つめの支持プレートに同様に−つまりさらに別の支持プレートを伴って−さらに別の基板が取り付けられ固定結合される。
【００３２】
図４には、本発明による方法にしたがって３つの基板４１が支持プレート４２を介して相互に結合された立体集積回路装置が示されている。支持プレート４２は図１および図２に示されたようにして構成される。これらの支持プレート４２は側方で基板４１よりも突出している。このようにして、損失電力により生じる熱が側方で放熱される。さらに、各支持プレート４２の側方突出部分には接続用コンタクト４３が取り付けられており、それらのコンタクトを介してたとえば給電電圧を印加したり試験測定を行ったりすることができる。
【００３３】
【発明の効果】
本発明によれば、立体集積回路装置の製造方法において、薄くされた基板の試験を両面から行えることができる。
【図面の簡単な説明】
【図１】支持プレートを示す図である。
【図２】支持プレートの縦断面図である。
【図３】２つの基板を有する立体集積回路装置の構成図である。
【図４】立体集積回路装置の縦断面図である。
【符号の説明】
１１ シリコンウェハ
１２ 細孔
１３ 絶縁層
１４ 充填物
２１，３１ 基板
２４，３６ 支持プレート
２３，３３ コンタクト
２５，３５ 接続面
Claims (9)
- 立体集積回路装置の製造方法において、
弗化物を含む酸性の電解質における電気化学的エッチングにより、ドーピングされた単結晶シリコンウェハ（１１）に貫通細孔（１２）が生成され、前記電解質中でシリコンウェハ（１１）はアノードとして配線され、前記貫通細孔（１２）には少なくとも部分的に、前記シリコンウェハ（１１）に対し絶縁されて導電性充填物（１４）が設けられ、
前記シリコンウェハ（１１）は支持プレート（２４）として基板（２１）の第１の主表面（２２）に取り付けられ、前記基板（２１）は、少なくとも第１の主表面（２２）の領域に構成素子を有し該構成素子に対するコンタクト（２３）を前記第１の主表面（２２）上に有しており、前記基板（２１）は他の基板（３１）とともに立体集積回路装置として集積され、
少なくとも、前記第１の主表面（２２）と隣接する支持プレート（２４）の表面上に、少なくとも１つの導電性充填物（１４）と導電接続された接続面（２５）が形成され、該接続面（２５）は前記第１の主表面（２２）上の少なくとも１つのコンタクト（２３）と当接し、該接続面（２５）は個々のコンタクト（２３）と固定結合されることを特徴とする、
立体集積回路装置の製造方法。 - シリコンウェハ（１１）は化学機械的研磨により薄くされる、請求項１記載の方法。
- 支持プレート（２４）は１００μｍ〜３００μｍの厚さを有し、細孔（１２）は１μｍ〜１０μｍの直径を有する、請求項１または２記載の方法。
- 細孔（１２）の製造後、シリコンウェハ（１１）の表面全体に絶縁物質（１３）が設けられ、
前記導電性充填物（１４）はドーピングされた多結晶シリコン、アルミニウム、銅から、またはアマルガム成分から成る、請求項１〜３のいずれか１項記載の方法。 - 前記基板（２１）は第１の主表面（２２）に対向する第２の主表面（２６）の側から薄くされ、
前記基板（２１）の第２の主表面（２６）上にコンタクトが形成され、該コンタクトは前記基板（２１）の第１の主表面（２２）の領域における構成素子と導電接続されている、請求項１〜４のいずれか１項記載の方法。 - 実質的に前記の第１の支持プレート（２４）のように導電性充填物の設けられた細孔を備えた別の支持プレート（３４）が、別の基板（３１）の第１の主表面（３２）の上に取り付けられ、該別の基板（３１）は、前記第１の主表面（３２）の領域に構成素子を有し該構成素子に対するコンタクト（３３）を前記第１の主表面（３２）上に有し、
少なくとも、前記別の基板（３１）の第１の主表面（３２）に隣接する前記別の支持プレート（３４）表面上に接続面（３５）が形成され、該接続面は少なくとも１つの導電性充填物と導電接続されており、該接続面はそれぞれ、前記第１の主表面（３２）上の少なくとも１つのコンタクト（３３）に当接し当該コンタクト（３３）と固定結合され、
前記別の基板（３１）は前記第１の主表面（３２）に対向する第２の主表面の側から薄くされ、
前記別の基板（３１）の第２の主表面（３６）上にコンタクト（３３）が形成され、該コンタクトは前記別の基板（３１）の第２の主表面（３６）の領域における構成素子と導電接続されており、
前記別の基板（３１）の第２の主表面（３６）に第１の支持プレート（２４）が、第１の基板（２１）と別の基板（３１）とが前記第１の支持プレート（２４）の互いに対向する面にそれぞれ配置されるように取り付けられ、
前記別の基板（３１）の第２の主表面（３６）に隣接する前記第１の支持プレート（２４）表面上に接続面（２５）が形成され、該接続面は少なくとも１つの導電性充填物と導電接続され、該接続面は前記別の基板（３１）の第２の主表面（３６）上の少なくとも１つのコンタクト（３３）にそれぞれ当接し個々のコンタクト（３３）と固定結合される、
請求項１〜５のいずれか１項記載の方法。 - 前記支持プレート（２４）のうち少なくとも１つの支持プレートの接続面（２５）の少なくともいくつかの接続面は、隣り合う細孔の導電性充填物と導電接続されてそれらが並列接続されるように構成される、請求項６記載の方法。
- 前記支持プレート（４２）のうち少なくとも１つの支持プレートは隣り合う基板（４１）の少なくとも１つを側方で突出している、請求項６または７記載の方法。
- 側方に突出した前記支持プレート（４２）は側方突出部に少なくとも１つの接続用コンタクト（４３）を有しており、該コンタクトは金属化面を介して前記基板（４１）の少なくとも１つにおける構成素子と接続されている、請求項８記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4403736.8 | 1994-02-07 | ||
| DE4403736 | 1994-02-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07235631A JPH07235631A (ja) | 1995-09-05 |
| JP3677311B2 true JP3677311B2 (ja) | 2005-07-27 |
Family
ID=6509655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01958295A Expired - Fee Related JP3677311B2 (ja) | 1994-02-07 | 1995-02-07 | 立体集積回路装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5529950A (ja) |
| EP (1) | EP0666595B1 (ja) |
| JP (1) | JP3677311B2 (ja) |
| KR (1) | KR100322169B1 (ja) |
| DE (1) | DE59503218D1 (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR0169344B1 (ko) * | 1994-12-16 | 1999-02-01 | 심상철 | 바이어스 방법에 의해 형성된 두께가 매우 얇고 균일한 단결정 실리콘 박막을 갖는 에스-오-아이 웨이퍼의 제조방법 및 그 구조 |
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-
1995
- 1995-01-12 DE DE59503218T patent/DE59503218D1/de not_active Expired - Lifetime
- 1995-01-12 EP EP95100373A patent/EP0666595B1/de not_active Expired - Lifetime
- 1995-01-23 US US08/377,049 patent/US5529950A/en not_active Expired - Lifetime
- 1995-02-07 KR KR1019950002105A patent/KR100322169B1/ko not_active IP Right Cessation
- 1995-02-07 JP JP01958295A patent/JP3677311B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE59503218D1 (de) | 1998-09-24 |
| KR950034644A (ko) | 1995-12-28 |
| EP0666595B1 (de) | 1998-08-19 |
| JPH07235631A (ja) | 1995-09-05 |
| EP0666595A1 (de) | 1995-08-09 |
| US5529950A (en) | 1996-06-25 |
| KR100322169B1 (ko) | 2002-06-20 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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