DE102004061853A1 - Trägervorrichtung zum Aufnehmen von Halbleiterbauelementen und Verfahren zur Herstellung einer entsprechenden Trägervorrichtung - Google Patents

Trägervorrichtung zum Aufnehmen von Halbleiterbauelementen und Verfahren zur Herstellung einer entsprechenden Trägervorrichtung Download PDF

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DE102004061853A1
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Harry Hedler
Gerd Frankowsky
Volker Lehmann
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Infineon Technologies AG
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Infineon Technologies AG
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    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Abstract

Die vorliegende Erfindung stellt eine Trägervorrichtung zum Aufnehmen von Halbleiterbauelementen (10) bereit mit: einem Substrat (20) mit einer ersten und zweiten sich gegenüberliegenden Oberfläche (21, 22) zum Aufnehmen zumindest eines Halbleiterbauelementes (10) auf der ersten Oberfläche (21); zumindest einem Durchgangsloch (23) zum Bereitstellen eines durchgängigen Kanals von der ersten auf die zweite Oberfläche (21, 22); und eine elektrisch leitfähige, elastisch deformierbare Einrichtung (25) in zumindest einem Durchgangsloch (23), welche über die erste und/oder die zweite Oberfläche (21, 22) derart weit hinausragt, dass eine lateral elastische, elektrische Verbindungseinrichtung von zumindest einem Halbleiterbauelement (10) durch das Substrat (20) zu einer weiteren Schaltungskomponente (30) bereitgestellt ist. Die vorliegende Erfindung stellt ebenfalls ein Verfahren zur Herstellung einer solchen Trägervorrichtung bereit.

Description

  • Die vorliegende Erfindung betrifft eine Trägervorrichtung zum Aufnehmen von Halbleiterbauelementen und ein Verfahren zur Herstellung einer entsprechenden Trägervorrichtung.
  • Halbleiterbauelemente, insbesondere Halbleiterchips, in Single-Chip- und Multichip-Gehäusen weisen unterschiedliche Materialien auf (Chip, Substrat, Polymer-Protection). Diese verschiedenen Materialien weisen in aller Regel unterschiedliche thermische Ausdehnungskoeffizienten auf, wodurch bei Temperaturänderungen innerhalb eines Gehäuses mechanische Spannungen auftreten. Die Folge solcher mechanischen Spannungen sind neben Verbiegungen und Verwerfungen eine herabgesetzte Zuverlässigkeit der Anordnung auf Device- und Modul-Ebene. Die die Zuverlässigkeit herabsetzende typische Fehler sind dabei aufgrund der auftretenden Kräfte Abrisse und die Zerstörung von Interfaces bzw. Anschlüssen aufgrund von Materialermüdung.
  • Zur näheren Erläuterung der Problemstellung ist in 13 eine konventionelle Konstruktion dargestellt. Ein Halbleiterchip ist über eine starre Verbindung in Form eines Underfills auf einem Substrat C aufgebracht. Der Chip A ist in Flip-Chip-Anordnung auf dem Substrat C angebracht und elektrisch mit der Unterseite des Substrates C über Bonddrähte D mit Anschlusspads bzw. darauf aufgebrachten Lotkugeln E verbunden. Ein Schutzmantel F aus einem Polymermaterial umgibt den Halbleiterchip A von allen nicht dem Substrat C zugewandten Seiten.
  • Alle bisher bekannten Konstruktionen verwenden als Interposer-Substrat C ein typisches Substrat bzw. Leiterplattenmate rial, wie z.B. eine Epoxy/Glas-Verbindung, um einem möglichst mit geringen mechanischen Spannungen bei einer Temperaturschwankung versehenen Übergang zum nächsten Niveau bzw. Ebene der Architektur aufzuweisen. Dieses nächste Niveau ist in aller Regel eine Leiterplatte H (in 13 nicht dargestellt). Innerhalb des Gehäuses gemäß 13 wird jedoch keine Anpassung des Chips A an das Substrat C gewährleistet. Der thermische Ausdehnungskoeffizient des Chips beträgt in etwa CDE = 3 ppm/K, wohingegen der des Substrates in etwa CCE = 16 ppm/K beträgt. Bei einer Temperaturänderung treten folglich mechanische Spannungen auf, welche in 14 mit dem Bezugszeichen G als schwarze Flächen dargestellt sind.
  • Die Anordnung in 14 entspricht im Wesentlichen der in 13, wobei exemplarisch zur Verdeutlichung der auftretenden mechanischen Spannung bei einer Temperaturänderung mit Bezugszeichen G verdeutlicht werden. Die mechanischen Spannungen G treten somit zwischen der Polymer-Protection F und dem Halbleiterchip A auf, ebenso wie zwischen dem Halbleiterchip A und dem Substrat C. Auch zwischen der Polymer-Protection F und dem Substrat C treten Spannungen G auf, da diese ebenfalls unterschiedliche thermische Ausdehnungskoeffizienten besitzen.
  • Selbst an den Bonddrähten D treten mechanische Spannungen G bei einer Temperaturänderung auf, da diese in ein Material eingebettet sind, welches einen anderen thermischen Ausdehnungskoeffizienten wie die Bonddrähte D innehat. Dabei ist der mechanische Stress, d.h. die mechanischen Spannungen, welche auf der Konstruktion bei einer Temperaturänderung lasten und damit ihre Zuverlässigkeit beeinträchtigen, von der jeweiligen Größe des entsprechenden Chips A abhängig mit zunehmenden Spannungen bei zunehmender Chipgröße.
  • Insbesondere bei sehr großen Chips A oder im Falle von Multichip-Modulen, wie mit Bezug auf 15 und 16 dargestellt, werden sehr große Substrate C benötigt, welches in der Summe der unterschiedlichen Stresskomponenten zu frühzeitigen Ausfällen bei einer Vielzahl durchlaufener Temperaturzyklen z.B. in einem Zuverlässigkeitstest führt. Gemäß 15 ist eine Schutzeinrichtung F in Form einer Kappe über dem Gesamtmodul angeordnet, unter welchem sich zwei Halbleiterchips A befinden. Der eine Halbleiterchip A ist dabei über Bonddrähte D und Durchkontaktierungen im Substrat C (nicht dargestellt) und Lot kugeln E elektrisch leitend mit einer Ladeplatte H verbunden.
  • In 16 ist die Anordnung gemäß 15 bei einer Temperaturveränderung mit entsprechenden mechanischen Spannungen G dargestellt. Insbesondere High-Pin-Count-Chips, d.h. Chips mit einer hohen Anschlussanzahl, die einen Flip-Chip-Interconnect benötigen, weisen dabei ein Gebiet mit erhöhten mechanischen Spannungen am Interface zwischen Chip A und Substrat C auf. Derzeitig werden entsprechende Anordnungen mittels eines Underfills B starr miteinander verklebt, wodurch die Auswirkungen der mechanischen Spannungen, insbesondere die Stress-Relaxation, auf andere Schwachstellen verschoben werden.
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  • Es ist Aufgabe der vorliegenden Erfindung, eine Trägervorrichtung zum Aufnehmen von Halbleiterbauelementen und ein entsprechendes Herstellungsverfahren einer solchen Trägervorrichtung bereitzustellen, durch welche mechanische Spannungen zwischen einem Chip, der Trägervorrichtung und gegebenenfalls einer Leiterplatte herabgesetzt oder vermieden werden.
  • Erfindungsgemäß wird diese Aufgabe durch die in Anspruch 1 angegebene Trägervorrichtung zum Aufnehmen von Halbleiterbauelementen sowie durch das Herstellungsverfahren einer solchen Trägervorrichtung nach Anspruch 19 gelöst.
  • Die der vorliegenden Erfindung zugrunde liegende Idee besteht darin, elastische Interconnect-Elemente zwischen Substrat und der nächsten Architekturebene vorzusehen, wobei diese Inter connect-Elemente insbesondere aus dünnen, elastischen elektrischen Leitern bestehen, welche direkt von der Chip-/Substratoberfläche durch das Substrat auf die nächste Architekturebene führen. Die dünnen, stromführenden Leitungspfade übernehmen die Funktion einer Durchkontaktierung des Substrates, und insbesondere die des Interconnect-Elements. Sie sind aufgrund ihres geringen Durchmessers von 1 μm bis 100 μm, insbesondere 5 μm bis 50 μm, jedoch extrem elastisch, um die unterschiedlichen thermischen Ausdehnungen der über sie verbundenen Partner auszugleichen.
  • In der vorliegenden Erfindung wird das eingangs erwähnte Problem dadurch gelöst, dass eine Trägervorrichtung zum Aufnehmen von Halbleiterbauelementen bereitgestellt wird mit: einem Substrat mit einer ersten und zweiten sich gegenüberliegenden Oberfläche zum Aufnehmen zumindest eines Halbleiterbauelements auf der ersten Oberfläche; zumindest einem Durchgangsloch zum Bereitstellen eines durchgängigen Kanals von der ersten auf die zweite Oberfläche; und einer elektrisch leitfähigen, elastisch deformierbaren Einrichtung in zumindest einem Durchgangsloch, welche über die erste und/oder die zweite Oberfläche derart weit hinausragt, dass eine lateral elastische, elektrische Verbindungseinrichtung von zumindest einem Halbleiterbauelement durch das Substrat zu einer weiteren Schaltungskomponente bereitgestellt ist.
  • In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Ausgestaltungen des jeweiligen Erfindungsgegenstandes.
  • Gemäß einer bevorzugten Weiterbildung besteht das Substrat und das Halbleiterbauelement aus einem Material mit identischem oder ähnlichem thermischen Ausdehnungskoeffizienten. Durch diese Maßnahme erfolgt eine zusätzliche vorteilhafte Reduktion bzw. ein Ausschalten mechanischer Spannungen zwischen dem Halbleiterbauelement und dem Substrat.
  • Gemäß einer weiteren bevorzugten Weiterbildung besteht das Substrat aus einem Halbleitermaterial, insbesondere Silizium. Eine Bearbeitbarkeit des Substrates mit auf dem Halbleitersektor bekannten Verfahren wird somit vorteilhaft ermöglicht.
  • Gemäß einer weiteren bevorzugten Weiterbildung weist das zumindest eine Durchgangsloch in dem Substrat Seitenwände auf, welche ebenso wie zumindest Abschnitte der ersten und/oder zweiten Oberfläche eine Passivierungsschicht, vorzugsweise eine Oxid- oder Nitridschicht, aufweisen. Dies birgt den Vorteil einer sicheren Isolation der elektrisch leitfähigen Einrichtung im und an der Oberfläche des Substrates.
  • Gemäß einer weiteren bevorzugten Weiterbildung weist die zumindest eine elektrisch leitfähige, elastisch deformierbare Einrichtung Kupfer, vorzugsweise mit einem Durchmesser von 1 μm bis 100 μm, insbesondere 5 μm bis 50 μm, auf. Aufgrund dieser dünnen Querschnitte, insbesondere eines metallischen Leiters wie Kupfer, wird eine hohe Elastizität der über die erste und/oder zweite Oberfläche hinausragenden Abschnitte der elektrisch leitfähigen Einrichtung sichergestellt.
  • Gemäß einer weiteren bevorzugten Weiterbildung ragt die zumindest eine elektrisch leitfähige, elastisch deformierbare Einrichtung über die zweite Oberfläche hinaus und ist elektrisch und/oder mechanisch über Leitkleber oder Lot mit einer Leiterplatte als weiterer Schaltungskomponente verbunden. Der Vorteil dabei besteht insbesondere darin, dass bei unterschiedlichen Materialien zwischen Leiterplatte und Substrat, d.h. vor allem bei unterschiedlichen thermischen Ausdehnungskoeffizienten, auch bei einer Temperaturänderung, keine hohen mechanischen Spannungen auftreten, da die elastisch deformierbaren, elektrisch leitfähigen Einrichtungen potenzielle mechanische Spannungen aufnehmen.
  • Gemäß einer weiteren bevorzugten Weiterbildung bilden mehrere, direkt benachbarte, elektrisch leitfähige, elastisch de formierbare Einrichtungen die elektrische Verbindung eines Anschlusspunktes des zumindest einen Halbleiterbauelementes mit einem Anschlusspunkt einer Leiterplatte. Dadurch wird eine Reduktion des Ohmschen Widerstandes und darüber hinaus eine verbesserte Entwärmung des Halbleiterbauelementes sowie eine gesteigerte mechanische Stabilität gewährleistet.
  • Gemäß einer weiteren bevorzugten Weiterbildung bilden lateral direkt benachbarte, elektrisch leitfähige, elastisch deformierbare Einrichtungen zumindest einer signalführenden, elektrisch leitfähigen, elastisch deformierbaren Einrichtung eine elektromagnetische Abschirmung der zumindest einen elektrisch leitfähigen, elastisch deformierbaren Einrichtung. Durch eine solche Abschirmung wird eine Emission elektromagnetischer Störfelder vermieden oder reduziert, welches sich insbesondere bei hochfrequenten Signalen, welche zum Chip oder vom Chip laufen, vorteilhaft auswirkt.
  • Gemäß einer weiteren bevorzugten Weiterbildung weist das Substrat eine Vielzahl von elektrisch leitfähigen, elastisch deformierbaren Einrichtungen in einem vorbestimmten konstanten Raster angeordnet auf. Dies birgt die Möglichkeit, ein Standardsubstrat bereitzustellen, welches dann an der ersten oder zweiten Oberfläche des Substrates gegebenenfalls mit einer Umverdrahtungseinrichtung versehen werden kann, um für verschiedene Halbleiterbauelemente oder Multichip-Module einsetzbar zu sein.
  • Gemäß einer weiteren bevorzugten Weiterbildung weist das Substrat an dessen erster Oberfläche eine der Anschlusskonfiguration des zumindest einen Halbleiterbauelements angepasste, mit Ausnehmungen versehene Isolationsschicht, vorzugsweise aus einem nicht leitfähigen Polymer, auf. Somit kann vorteilhaft ein Standardsubstrat für unterschiedliche Halbleiterbauelemente, welche direkt über Leitkleber oder Lot oder vergleichbaren Kontaktierungen auf dem Substrat sitzen, einge setzt werden und eine kostengünstige Anpassung des Substrates erfolgen.
  • Gemäß einer weiteren bevorzugten Weiterbildung ragen nur vorbestimmte, der Anschlusskonfiguration einer Leiterplatte entsprechende, elektrisch leitfähige, elastisch deformierbare Einrichtungen über die zweite Oberfläche hinaus. Dies entspricht ebenfalls einer vorteilhaften Individualisierung eines Standardsubstrates, jedoch angepasst auf eine entsprechende Leiterplattenkonfiguration.
  • Gemäß einer weiteren bevorzugten Weiterbildung sind nur vorbestimmte, der Anschlusskonfiguration einer Leiterplatte entsprechende, elektrisch leitfähige, elastisch deformierbare Einrichtungen elektrisch leitend mit Anschlusseinrichtungen einer Leiterplatte verbunden. Bei einer demgemäßen Anordnung bleiben alle elastisch deformierbaren, elektrisch leitfähigen Einrichtungen, welche über die zweite Oberfläche hinausragen, bestehen und bilden neben den elektrisch angeschlossenen davon eine zusätzliche mechanische Abstützung des Substrates auf der Leiterplatte. Außerdem von Vorteil ist dabei, dass eine verbesserte Entwärmung des Halbleiterbauelementes durch das Substrat und die Leiterplatte erfolgen kann.
  • Gemäß einer weiteren bevorzugten Weiterbildung weisen die über die erste und/oder zweite Oberfläche des Substrates hinausragenden, elektrisch leitfähigen, elastisch deformierbaren Einrichtungen in deren freiliegenden Abschnitten zumindest teilweise von der entsprechenden Oberfläche des Substrates ausgehend eine Passivierungsschicht, vorzugsweise ein Oxid- oder Nitridschicht, auf. Durch eine solche Passivierung um die freistehenden Enden der elektrisch leitfähigen Einrichtung kann vorteilhaft einer möglichen Korrosion der leitfähigen Pfade vorgebeugt werden oder ein vordefinierter Solder- bzw. Lotstopp für den Fall einer Lötverbindung generiert werden.
  • Gemäß einer weiteren bevorzugten Weiterbildung weist das Substrat an der ersten und/oder zweiten Oberfläche zumindest eine Umverdrahtungseinrichtung auf. Eine individuelle Anpassung eines Standardsubstrats an vorbestimmte Halbleiterbauelemente wird auf diese Weise kostengünstig ermöglicht.
  • Gemäß einer weiteren bevorzugten Weiterbildung ragt die zumindest eine elektrisch leitfähige, elastisch deformierbare Einrichtung zwischen einem Drittel und dem Dreifachen einer Substratdicke über die erste und/oder zweite Oberfläche des Substrates hinaus. Eine ausreichende Elastizität der Leiterpfade wird somit konstruktiv ermöglicht.
  • Gemäß einer weiteren bevorzugten Weiterbildung ist über der ersten Oberfläche des Substrates eine Vielzahl von Halbleiterbauelementen unterschiedlicher Materialien, insbesondere GaAs und Si, angeordnet. Durch das Substrat mit den über die erste Oberfläche hinausragenden Leiterpfaden ist es möglich, auch Halbleiterbauelemente unterschiedlicher Materialien, insbesondere unterschiedlicher thermischer Ausdehnungskoeffizienten, beispielsweise Galliumarsenid und Silizium, auf einem Trägersubstrat unter Vermeidung mechanischer Spannungen zu befestigen.
  • Gemäß einer weiteren bevorzugten Weiterbildung ist das zumindest eine Halbleiterbauelement direkt an der ersten Oberfläche des Substrates über Lot, Leitkleber oder über einen CuSn-Interdiffusionskontakt mit zumindest einer elektrisch leitfähigen, elastisch deformierbaren Einrichtung verbunden. Dies birgt den Vorteil kostengünstiger Verbindungstechniken, welche darüber hinaus für eine gute Entwärmung des Halbleiterbauelementes geeignet sind. Darüber hinaus kann insbesondere durch den Einsatz des CuSn-Interdiffusionskontaktes zwischen dem Halbleiterbauelement und dem Substrat bzw. entsprechenden Kontaktpads auf deren entsprechenden Oberflächen die Bauhöhe der Anordnung reduziert werden.
  • Gemäß einer weiteren bevorzugten Weiterbildung ist die zumindest eine elektrisch leitfähige, elastisch deformierbare Einrichtung zumindest in deren über die erste und/oder zweite Oberfläche hinausragenden Abschnitt mit einem Material hoher Federkraft, insbesondere Federbronze, beschichtet. Durch eine solche Beschichtung wird die Elastizität eines Leitungspfades in seitlicher Richtung weiter erhöht.
  • Gemäß einer weiteren bevorzugten Weiterbildung wird das Substrat, vorzugsweise Si mit einer vorbestimmten Struktur, maskiert, bevor das Substratmaterial in einem elektrochemischen Ätzprozess mit den Durchgangslöchern versehen wird.
  • Gemäß einer weiteren bevorzugten Weiterbildung werden nach dem Bilden der Durchgangslöcher Seitenwände der Durchgangslöcher und die Oberflächen des Substrates, vorzugsweise thermisch oder durch eine CVD-Abscheidung, passiviert.
  • Gemäß einer weiteren bevorzugten Weiterbildung werden die Durchgangslöcher galvanisch mit einem leitfähigen Material, vorzugsweise Kupfer, aufgefüllt.
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  • Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
  • Es zeigen:
  • 1 eine schematische Querschnittsansicht einer Trägervorrichtung zur Erläuterung einer ersten Ausführungsform der vorliegenden Erfindung;
  • 2 eine schematische Draufsicht im Schnitt zur Erläuterung einer Ausführungsform der vorliegenden Erfindung;
  • 3 eine schematische Querschnittsansicht zur Erläuterung einer weiteren Ausführungsform der vorliegenden Erfindung;
  • 4 bis 8 jeweils eine schematische Querschnittsansicht zur Erläuterung weiterer Ausführungsformen der vorliegenden Erfindung;
  • 9A bis 9F jeweils eine schematische Querschnittsansicht zur Erläuterung eines Herstellungsverfahrens gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 10 bis 12 jeweils eine schematische Querschnittsansicht eines Zusammenbaus zur Erläuterung einer Ausführungsform der vorliegenden Erfindung; und
  • 13 bis 16 jeweils eine schematische Querschnittsansicht einer die der Erfindung zugrunde liegenden Problemstellung erläuternden Anordnung.
  • In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
  • In 1 ist eine schematische Querschnittsansicht einer ersten Ausführungsform der vorliegenden Erfindung dargestellt. Ein Halbleiterbauelement 10, welches vorzugsweise Silizium aufweist, ist in Flip-Chip-Technologie mit nach unten weisenden Kontaktpads 11 versehen. Über der unteren Oberfläche des Halbleiterbauelements 10 ist unter Ausnahme der Kontaktpads 11 eine Passivierungsschicht 12 angeordnet. Über Lotkugeln 13 bzw. Flip-Chip-Bumps, welche vorzugsweise aus Pb/Sn oder Sn/Ag bestehen, ist das Halbleiterbauelement 10 zumindest elektrisch mit einem Substrat 20 an einer ersten Oberfläche 21 verbunden.
  • Das Substrat 20 weist neben der ersten Oberfläche 21 als erster Hauptfläche eine zweite Oberfläche 22 als zweite Hauptfläche auf, welche parallel zur ersten Oberfläche 21 verläuft. Das Substrat 20 besteht vorzugsweise aus einem Material, welches den gleichen oder einen ähnlichen thermischen Ausdehnungskoeffizienten wie das Halbleiterbauelement aufweist, wie z.B. Silizium. Von der ersten Oberfläche 21 zur zweiten Oberfläche 22 verläuft in dem Substrat 20 zumindest ein durchgängiges Loch 23.
  • Gemäß der Querschnittsdarstellung als Ausschnitt in 1 sind sechs solche durchgängigen Löcher 23 von der ersten Oberfläche 21 zur zweiten Oberfläche 22 des Substrates 20 dargestellt, welche vorzugsweise senkrecht zu den entsprechenden Oberflächen 21 und 22 verlaufen. Die Durchgangslöcher 23 sowie die erste und zweite Oberfläche 21, 22 verfügen über eine Passivierungsschicht 24, welche vorzugsweise aus einem Oxid oder einem Nitrid besteht. Durch die Passivierungsschicht 24 elektrisch von dem Substratmaterial des Substrats 20 isoliert, verlaufen in den Durchgangslöchern elektrisch leitfähige Einrichtungen 25, welche vorzugsweise aus einem leitfähigen Metall, wie z.B. Kupfer, bestehen. An der ersten Oberfläche 21 des Substrates 20 sind die elektrisch leitfähigen Einrichtungen 25 elektrisch leitend über die Lotkugeln 13 mit den Kontaktpads 11 des Halsleiterbauelements 10 verbunden.
  • Über die zweite Oberfläche 22, welche der ersten Oberfläche 21 gegenüberliegt, ragen die elektrisch leitfähigen Einrichtungen 25 derart weit hinaus, dass diese in lateraler Richtung elastisch deformierbar sind. Die elektrisch leitfähigen, vorzugsweise im Querschnitt kreisrunden, Einrichtungen 25 weisen einen geringen Durchmesser zwischen 1 μm und 100 μm, insbesondere zwischen 5 μm bis 50 μm auf, welches sie in lateraler Richtung sehr elastisch macht. Mit einer Leiterplatte 30 bzw. Anschlusspads 31 einer Leiterplatte sind die über die zweite Oberfläche 22 hinausragenden, elastischen, elektrisch leitfähigen Einrichtungen 25 mit einem elektrisch leitfähigen Klebstoff 32 oder auch Lot elektrisch leitend verbunden. Mit Ausnahme der Anschlusspads 31 der Leiterplatte 30 ist auch die Leiterplatte 30 mit einer Passivierungsschicht 33, vorzugsweise einem elektrisch isolierenden Lack, an deren Oberfläche versehen.
  • Gemäß der Ausführungsform in 1 erfolgt eine Reduzierung bzw. ein Ausschalten mechanischer Spannungen zwischen dem Halbleiterbauelement 10 und dem Substrat 20 dadurch, dass das Substrat 20 einen gleichen oder zumindest ähnlichen thermischen Ausdehnungskoeffizienten aufweist, wie das Halbleiterbauelement 10, und diese insbesondere aus dem gleichen Material, z.B. Silizium, bestehen. Um nun zwischen der Leiterplatte 30 und dem Substrat 20 mechanische Spannungen bzw. Stress bei Temperaturänderungen zu reduzieren, werden zumindest lateral elastische, elektrisch leitfähige Einrichtungen 25 als Interconnect-Elemente zwischen Substrat 20 und Leiterplatte 30 vorgesehen. Diese Interconnect-Elemente bestehen aus dünnen, elastischen, elektrisch leitfähigen Leiterzügen, welche direkt von der ersten Oberfläche 21 des Substrats 20 durch das Substrat 20 hindurch zur Leiterplatte 30 führen.
  • Die dünnen, elektrisch leitfähigen Leitungspfade 25 übernehmen dabei die Funktion der Durchkontaktierung des Substrates 20 und die des Interconnect-Elementes. Sie sind aufgrund ihres geringen Durchmessers sehr elastisch, um die unterschiedlichen Ausdehnungen aufgrund der unterschiedlichen thermischen Ausdehnungskoeffizienten des Substrates 20 und der Leiterplatte 30 bei einer Temperaturänderung aufzunehmen.
  • Das Interposer-Substrat 20, vorzugsweise aus Silizium, macht einen direkten Kontakt zwischen dem Halbleiterbauelement 10 und dem Substrat 20 in Flip-Chip-Technologie möglich, ohne die Probleme der konventionellen Flip-Chip-Technologie, wie beispielsweise eine Stressadaption mittels eines festen Underfills oder die Verwendung großer Lotkugeln, damit der Underfill-Prozess und der Klebeprozess zwischen dem Halbleiter bauelement und dem Interposer ermöglicht wird, in Kauf nehmen zu müssen. Der Einsatz einer Vielzahl elastischer, elektrisch leitfähiger Einrichtungen 25 als Leiterzüge in Form eines Interconnect-Bündels von der ersten Oberfläche 21 des Substrates 20 auf die zweite Oberfläche 22 und darüber hinaus erlaubt sowohl die Stromführung durch das Substrat als auch die Bereitstellung eines elastischen Interconnect-Elementes sowohl zur mechanischen Befestigung des Substrates 20 auf der Leiterplatte 30 als nächste Architekturebene als auch eine elektrisch leitfähige Verbindung zwischen dem Halbleiterbauelement 10 und der Leiterplatte 30.
  • Der Einsatz elastischer, über die zweite Oberfläche 22 des Substrates 20 hinausragender, leitfähiger Einrichtungen 25 mit kleinem Durchmesser durch das Substrat 20 hindurch und darüber hinausragend gewährleistet eine sehr hohe Elastizität der Verbindung zwischen dem Substrat 20 und der Leiterplatte 30 in lateraler Richtung, d.h. in einer Ebene parallel zur zweiten Oberfläche 22 des Substrates 20. Außerdem ist durch mehr als einen stromführenden Pfad 25 pro Kontaktpad 11 bzw. 31 eine sehr niederohmige elektrische Verbindung in Richtung von dem Halbleiterelement 10 zur Leiterplatte 30 oder umgekehrt sichergestellt.
  • In 2 ist ein Ausschnitt einer weiteren Ausführungsform in Draufsicht dargestellt. Dabei ist eine elektrisch leitfähige Einrichtung 25, welche mit einem Kontaktpad 11 eines Halbleiterbauelements 10 und mit einem Kontaktpad 31 einer Leiterplatte 30 gemäß 1, jedoch in 2 nicht dargestellt, elektrisch leitend verbunden ist, von beispielsweise mit einem Bezugspotenzial verbundenen, elektrisch leitfähigen Einrichtungen 25' umgeben. Auf diese Weise wird eine nahezu abgeschirmte und/oder bezüglich des Hochfrequenz-Widerstandes angepasste, elektrisch leitfähige Einrichtung 25 zwischen dem Halbleiterbauelement 10 und der Leiterplatte 30 bereitgestellt. Gemäß 2 führt der innere elektrische Leiter 25 das Signal, wobei die äußeren elektrisch leitfähigen Einrich tungen 25', welche vorzugsweise mit einem Bezugspotenzial verbunden sind, als Abschirmung dienen.
  • Die mit Bezug auf 3 dargestellte weitere Ausführungsform unterscheidet sich im Wesentlichen von der mit Bezug auf
  • 1 erläuterten Ausführungsform darin, dass das Substrat 20 nicht nur mit Durchgangslöchern 23 von der ersten Oberfläche 21 zur zweiten Oberfläche 22 im Substrat mit entsprechenden elektrisch leitfähigen Einrichtungen 25 versehen ist, welche zum elektrischen Anschluss von Kontaktpads 11 des Halbleiterbauelementes 10 zu Kontaktpads 31 der Leiterplatte 30 notwendig sind, sondern in einem vorbestimmten Raster vorgesehene Durchgangslöcher 23 mit darin eingebetteten Leitern 25 vorgesehen sind. Dies ermöglicht den Einsatz eines Standardsubstrates 20, welches auf eine Vielzahl von Kontaktpad-Anordnungen des Halbleiterbauelementes 10 und einer Leiterplatte 30 eingesetzt werden kann.
  • Abgesehen davon ragen die elektrisch leitfähigen, elastischen Einrichtungen 25 sowohl über die erste Oberfläche 21 als auch über die zweite Oberfläche 22 des Substrates 20 hinaus. Zum einen kann dadurch das Material, vor allem der thermische Ausdehnungskoeffizient des Substratmaterials, von dem des Materials des Halbleiterbauelementes 10 abweichen, ebenso wie der thermische Ausdehnungskoeffizient des Leiterplattenmaterials. Insbesondere wird durch diese Kontaktierungs- bzw. Anschlussmöglichkeit über das Substrat 20 auch ein Multichip-Modul mit mehr als einem Halbleiterbauelement 10 unter Reduktion mechanischer Spannungen bei einer Temperaturänderung ermöglicht. So ist es möglich, auch beispielsweise Galliumarsenid-Halbleiterbauelemente mit Silizium-Halbleiterbauelementen 10 auf einem Substrat 20 aufzubringen, welches gemäß 3 weder aus dem einen noch aus dem anderen Material bestehen muss bzw. einen daran angepassten thermischen Ausdehnungskoeffizienten aufzuweisen hat. Neben Galliumarsenid sind darüber hinaus auch alle möglichen anderen Halbleitermaterialien, insbesondere 3/5-Verbindungen, möglich.
  • Die Ausführungsform gemäß 4 unterscheidet sich von der mit Bezug auf 1 erläuterten Ausführungsform darin, dass gemäß 3 das gesamte Substrat 20 elektrisch leitfähige Einrichtungen 25 in den entsprechend mit passivierten Seitenwänden 24 versehenen Löchern 23 in einem vorbestimmten Raster als Durchkontaktierungen aufweist. Dadurch erhält man ein Standardsubstrat, welches durch die Strukturdefinition einer auf der ersten Oberfläche 21 des Substrates 20 aufgebrachten Polymerschicht 26 als Isolationsschicht mit Ausnehmungen zu einem Substrat 20 für eine spezielle Anwendung bzw. den Anschluss eines speziellen Halbleiterbauelementes 10 individualisiert wird.
  • Gemäß der Ausführungsform in 5 ragen alle elektrisch leitfähigen Einrichtungen 25 über die zweite Oberfläche 22 des Substrates 20 hinaus und verlaufen bis zur Leiterplatte 30. Die elektrisch leitfähigen, elastischen Einrichtungen 25, welche nicht zur elektrisch leitenden Kontaktierung der Kontaktpads 11 des Halbleiterbauelementes 10 und den Anschlusspads 31 der Leiterplatte 30 dienen, werden als mechanische Abstützungen des Substrates 20 auf der Leiterplatte 30 gegen eine Druckbelastung von oben gemäß 5 verwendet.
  • Die weitere Ausführungsform gemäß 6 unterscheidet sich von der mit Bezug auf 5 erläuterten Ausführungsform darin, dass die elektrisch leitfähigen Einrichtungen 25 auch eine über die zweite Oberfläche 22 des Substrates 20 hinausragende Isolation 24 bzw. Passivierungsschicht aufweisen. Diese kann beispielsweise aus einem Oxid oder einem Nitrid bestehen, um einer möglichen Korrosion der elastischen, leitfähigen Einrichtungen 25 im freiliegenden Bereich vorzubeugen oder einen vordefinierten Lotstopp für den Fall einer Lötverbindung zum Anschlusspad 31 der Leiterplatte 30 zu gewährleisten. Die Isolationsschicht 24 erstreckt sich dabei nicht vollständig bis zum Ende der elastischen, elektrisch leitfähigen Einrichtung 25, sondern lässt einen Endabschnitt frei.
  • Die in 7 erläuterte Anordnung als weitere Ausführungsform der vorliegenden Erfindung unterscheidet sich von der mit Bezug auf 4 erläuterten Ausführungsform darin, dass anstatt von Lotkugeln zur Kontaktierung eines Kontaktpads 11 des Halbleiterbauelementes 10 mit den vorbestimmten elektrisch leitfähigen, elastischen Einrichtungen 25 eine Face-to-Face-Verbindung (F2 F-Technologie) über ein Diffusionslöten von entsprechenden Oberflächenschichten bereitgestellt wird. Ein solcher F2F-Kontakt wird beispielsweise durch eine CuSn-Interdiffusion von Pad-Oberflächen 11 des Halbleiterbauelements 10 zu einem Pad an der ersten Oberfläche 21 des Substrates 20 bereitgestellt.
  • Durch einen solchen Diffusionslötkontakt 14 erreicht man eine sehr gute thermische Ankopplung zwischen dem Halbleiterbauelement 10 und dem Substrat 20. Im Falle einer F2F-Verbindung können etwa 80% der entsprechenden Padfläche verlötet sein, so dass beide Partner in etwa die gleiche Temperatur aufweisen. Durch den Einsatz von Verbundpartnern mit glatter bzw. ebener Oberfläche aus vergleichbarem kristallinem Material haben die zu verbindenden Oberflächen Halbleiterbauelement 10/Substrat 20 eine hohe Planarität. Das bedeutet, dass die Kontaktpartner 10, 20 direkt aufeinander montiert werden können, d.h. insbesondere keine Lotkugeln, sondern lediglich Lotflächen, und kein Underfill benötigen.
  • In 8 ist gemäß einer weiteren Ausführungsform eine Anordnung dargestellt, welche im Vergleich zur mit Bezug auf 3 erläuterten Ausführungsform eine nahezu beliebige Flexibilität aufweist, was die Anordnung der Kontaktpads 11 des Halbleiterbauelements 10 und die Anordnung der Anschlusspads 31 der Leiterplatte 30 gewährleistet. Gemäß 8 ist eine Umverdrahtungseinrichtung 27 auf der ersten Oberfläche 21 des Substrats 20 vorgesehen, um entsprechende elektrisch leitfähige Einrichtungen 25 mit benachbarten elektrisch leitfähigen Einrichtungen 25 in der Ebene der ersten Oberfläche 21 elekt risch leitend zu verbinden. Eine solche Umverdrahtungseinrichtung 27 ist grundsätzlich auch auf der zweiten Oberfläche 22 des Substrates 20 einsetzbar.
  • Zur Erhöhung der Flexibilität der elektrischen Leitungsführung ist somit gemäß 8 das Substrat 20 mit einer Pad-Umverdrahtung bzw. Redistribution line, vorzugsweise in Fine-Pitch-Technologie, ausgeführt. Durch eine Vielzahl von elektrisch leitfähigen Einrichtungen 25, welche das Substrat durchziehen gemäß den Ausführungsformen 3 bis 8, wird darüber hinaus eine gesteigerte Wärmeleitfähigkeit des Substrates zur Entwärmung des Halbleiterbauelements 10 bereitgestellt. Um die Flexibilität bzw. Elastizität der über die erste und/oder zweite Oberfläche 21, 22 des Substrates 20 hinausragenden Abschnitte der elektrisch leitfähigen Einrichtungen 25 weiter zu steigern, können diese mit einem Material hoher Federkraft beschichtet werden, wie beispielsweise galvanisch aufgebrachter Federbronze.
  • In den 9A bis 9F sind Zwischenstufen eines Verfahrens zur Herstellung eines Substrates als Trägervorrichtung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung näher erläutert. Das Substrat 20, welches vorzugsweise Silizium als Grundmaterial aufweist, wird gemäß 9A mit einer strukturierten Maske 28 vorzugsweise sowohl auf der ersten als auch auf der zweiten Oberfläche 21, 22 versehen. Daraufhin erfolgt ein elektrochemischer Ätzschritt zum Herauslösen des Siliziums gemäß den freiliegenden Abschnitten der strukturierten Maske 28, so dass ein Wafer mit Durchgangslöchern 23 entsteht.
  • Daraufhin wird die Maskenschicht 28 gemäß 9B entfernt. Daran schließt sich das Passivieren der Seitenwände der Durchgangslöcher 23 sowie der ersten und zweiten Oberfläche 21, 22 des Substrates 20 an. Passiviert, d.h. mit einer elektrisch isolierenden Schicht 24 versehen werden die vorgenannten Abschnitte beispielsweise durch thermische Oxidation oder eine CVD-Abscheidung (Chemical Vapor Deposition). Diese gemäß 9A bis 9C beschriebene Generation von passivierten Durchgangslöchern 23 ist aus der europäischen Patentschrift EP 0 296 348 B1 in Kombination mit der deutschen Patentschrift DE 198 20 756 C1 nahegelegt.
  • An diese vorangehenden Schritte schließt sich mit dem in
  • 9D dargestellten Ergebnis ein galvanisches Auffüllen der Durchgangslöcher mit einem elektrisch leitfähigen Material, vorzugsweise Kupfer, an. Auf diese Weise werden die elektrisch leitfähigen Einrichtungen 25 in den passivierten Durchgangslöchern 23 im Substrat 20 generiert. Daraufhin erfolgt ein einseitiges oder zweiseitiges selektives Ätzen des Substrates und gegebenenfalls die Oxidpassivierung zur Erzeugung der freistehenden, d.h. über die erste und/oder zweite Oberfläche 21, 22 des Substrates 20 hinausragenden elastischen, elektrisch leitfähigen Einrichtungen 25 als Interconnect-Elemente, wie in 9E einseitig dargestellt.
  • Gemäß einer bevorzugten Weiterbildung wird daraufhin auf die erste Oberfläche 21 eine anwendungsspezifische Polymermaske 26 als strukturierte Isolationsschicht zur Passivierung von nicht benötigen Interconnect-Elementen aufgebracht. In dem nicht von der strukturierten Isolationsschicht 26 bedeckten Bereichen folgt eine elektrische Kontaktierung der elektrisch leitfähigen, elastischen Einrichtung 25 beispielsweise über Lotkugeln mit einem darüber anzuordnenden Halbleiterbauelement (in 9 nicht dargestellt).
  • 10 zeigt ein größeres Substrat 20, welches gemäß 9A bis 9F hergestellt wurde. Das Substrat 20 gemäß 10 dient dabei als Multichip-Modul.
  • Gemäß 11 sind auf das Substrat 20 gemäß 10 verschiedene Halbleiterbauelemente 10 aufgebracht, welche über Lotkugeln 13 mit vorbestimmten, elektrisch leitfähigen, elastischen Einrichtungen 25 elektrisch leitend verbunden sind.
  • Daraufhin werden das Substrat 20 bzw. der Verbund aus Halbleiterbauelementen 10 und dem Substrat 20 mit Lotkugeln oder leitfähigem Kleber 32 auf eine Leiterplatte 30 montiert.
  • Obwohl die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiele beschrieben wurde, ist sie nicht darauf beschränkt, sondern auf vielfältige Weise modifizierbar. Neben den konkret beschriebenen Ausführungsbeispielen sind auch beliebige Permutationen entsprechender Merkmale der einzelnen Ausführungsbeispiele miteinander kombinierbar. Insbesondere die angegebene Materialien sind lediglich beispielhaft zu sehen.
    • A
    Halbleiterchip
    B
    starre mechanische Verbindung, insbesondere underfill
    C
    Substrat
    D
    Bonddrähte
    E
    Lotkugel
    F
    Schutzeinrichtung, z.B. Polymer Protection
    G
    mechanische Spannung bzw. Stress
    H
    Leiterplatte
    10
    Halbleiterbauelement
    11
    Kontaktpad
    12
    Passivierung
    13
    Lotkugel
    14
    Diffusionslötkontakt von Oberflächenschichten
    20
    Substrat
    21
    erste Oberfläche bzw. Hauptfläche des Halbleiterbauel.
    22
    zweite Oberfläche bzw. Hauptfläche des Halbleiterbauel.
    23
    Durchgangsloch
    24
    Passivierung, vorzugsweise Oxid oder Nitrid
    25
    elastische, elektrisch leitfähige Einrichtung (Signal)
    25'
    elastische, elektrisch leitfähige Einrichtung (Schirm)
    26
    strukturierte Isolationsschicht, vorzugsweise Polymer
    27
    Umverdrahtungseinrichtung
    28
    strukturierte Maske
    30
    Leiterplatte
    31
    Anschlusspad
    32
    Leitkleber oder Lot
    33
    Passivierung, insbesondere Isolierlack

Claims (22)

  1. Trägervorrichtung zum Aufnehmen von Halbleiterbauelementen (10) mit: einem Substrat (20) mit einer ersten und zweiten sich gegenüberliegenden Oberfläche (21, 22) zum Aufnehmen zumindest eines Halbleiterbauelementes (10) auf der ersten Oberfläche (21); zumindest einem Durchgangsloch (23) zum Bereitstellen eines durchgängigen Kanals von der ersten auf die zweite Oberfläche (21, 22); und einer elektrisch leitfähigen, elastisch deformierbaren Einrichtung (25) in zumindest einem Durchgangsloch (23), welche über die erste und/oder die zweite Oberfläche (21, 22) derart weit hinausragt, dass eine lateral elastische, elektrische Verbindungseinrichtung von zumindest einem Halbleiterbauelement (10) durch das Substrat (20) zu einer weiteren Schaltungskomponente (30) bereitgestellt ist.
  2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass das Substrat (20) und das Halbleiterbauelement (10) aus einem Material mit identischem oder ähnlichem thermischen Ausdehnungskoeffizienten bestehen.
  3. Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Substrat (20) aus einem Halbleitermaterial, insbesondere Silizium, besteht.
  4. Vorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das zumindest eine Durchgangsloch (23) in dem Substrat (20) Seitenwände aufweist, welche ebenso wie zumindest Abschnitte der ersten und/oder zweiten Oberfläche (21, 22) eine Passivierungsschicht (24), vorzugsweise eine Oxid- oder Nitridschicht, aufweisen.
  5. Vorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die zumindest eine elektrisch leitfähige, elastisch deformierbare Einrichtung (25) Kupfer, vorzugsweise mit einem Durchmesser von 1 μm bis 100 μm, insbesondere 5 μm bis 50 μm, aufweist.
  6. Vorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die zumindest eine elektrisch leitfähige, elastisch deformierbare Einrichtung (25) über die zweite Oberfläche (22) hinausragt und elektrisch und/oder mechanisch über Leitkleber oder Lot (13) mit einer Leiterplatte als weiterer Schaltungskomponente (30) verbunden ist.
  7. Vorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass mehrere, direkt benachbarte, elektrisch leitfähige, elastisch deformierbare Einrichtungen (25) die elektrische Verbindung eines Anschlusspunktes (11) des zumindest einen Halbleiterbauelementes (10) mit einem Anschlusspunkt (31) einer Leiterplatte bilden.
  8. Vorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass lateral direkt benachbarte, elektrisch leitfähige, elastisch deformierbare Einrichtungen (25) zumindest einer signalführenden, elektrisch leitfähigen, elastisch deformierbaren Einrichtung (25) eine elektromagnetische Abschirmung (25') der zumindest einen elektrisch leitfähigen, elastisch deformierbaren Einrichtung (25) bilden.
  9. Vorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Substrat (20) eine Vielzahl von elektrisch leitfähigen, elastisch deformierbaren Einrichtungen (25) in einem vorbestimmten konstanten Raster angeordnet aufweist.
  10. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, dass das Substrat (20) an dessen erster Oberfläche (21) eine der Anschlusskonfiguration des zumindest einen Halbleiterbauelementes (10) angepasste mit Ausnehmungen versehene Isolationsschicht (26), vorzugsweise aus einem nicht leitfähigen Polymer, aufweist.
  11. Vorrichtung nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass nur vorbestimmte, der Anschlusskonfiguration einer Leiterplatte (30) entsprechende, elektrisch leitfähige, elastisch deformierbare Einrichtungen (25) über die zweite Oberfläche (22) hinausragen.
  12. Vorrichtung nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass nur vorbestimmte, der Anschlusskonfiguration einer Leiterplatte (30) entsprechende, elektrisch leitfähige, elastisch deformierbare Einrichtungen (25) elektrisch leitend mit Anschlusseinrichtungen (31) einer Leiterplatte verbunden sind.
  13. Vorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die über die erste und/oder zweite Oberfläche (21, 22) des Substrates (20) hinausragenden, elektrisch leitfähigen, elastisch deformierbaren Einrichtungen (25) in deren freiliegenden Abschnitten zumindest teilweise von der entsprechenden Oberfläche (21, 22) des Substrates (20) ausgehend eine Passivierungsschicht (24), vorzugsweise eine Oxid- oder Nitridschicht, aufweisen.
  14. Vorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Substrat (20) an der ersten und/oder zweiten Oberfläche (21, 22) zumindest eine Umverdrahtungseinrichtung (27) aufweist.
  15. Vorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die zumindest eine elektrisch leitfähige, elastisch deformierbare Einrichtung (25) zwischen einem Drittel und dem Dreifachen einer Substratdicke über die erste und/oder zweite Oberfläche (21, 22) des Substrates (20) hinausragt.
  16. Vorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass über der ersten Oberfläche (21) des Substrates (20) eine Vielzahl von Halbleiterbauelementen (10) unterschiedlicher Materialien, insbesondere GaAs und Si, angeordnet sind.
  17. Vorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das zumindest eine Halbleiterbauelement (10) direkt an der ersten Oberfläche (21) des Substrates (20) über Lot, Leitkleber oder über einen CuSn-Interdiffusionskontakt mit zumindest einer elektrisch leitfähigen, elastisch deformierbaren Einrichtung (25) verbunden ist.
  18. Vorrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die zumindest eine elektrisch leitfähige, elastisch deformierbare Einrichtung (25) zumindest in deren über die erste und/oder zweite Oberfläche (21, 22) hinausragenden Abschnitt mit einem Material hoher Federkraft, insbesondere Federbronze, beschichtet ist.
  19. Verfahren zur Herstellung einer Trägervorrichtung zum Aufnehmen von Halbleiterbauelementen (10) mit den folgenden Schritten: (a) Bereitstellen eines Substrates (20) mit einer ersten und zweiten sich gegenüberliegenden Oberfläche (21, 22); (b) Vorsehen zumindest eines Durchgangsloches (23) in dem Substrat (20) als durchgängigen Kanal von der ersten auf die zweite Oberfläche (21, 22); (c) Einbringen einer elektrisch leitfähigen Einrichtung (25) in zumindest einem Durchgangsloch (23); und (d) selektives Abtragen des Substratmateriales derart, dass die zumindest eine elektrisch leitfähige Einrichtung (25) über die erste und/oder die zweite Oberfläche (21, 22) derart weit hinausragt, dass eine lateral elastische, elektrische Verbindungseinrichtung von zumindest einem Halbleiterbauelement (10) durch das Substrat (20) zu einer weiteren Schaltungskomponente (30) bereitgestellt wird.
  20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, dass das Substrat (20), vorzugsweise Si, mit einer vorbestimmten Struktur maskiert wird, bevor das Substratmaterial in einem elektrochemischen Ätzprozess mit den Durchgangslöchern (23) versehen wird.
  21. Verfahren nach Anspruch 19 oder 20, dadurch gekennzeichnet, dass nach dem Bilden der Durchgangslöcher (23) Seitenwände der Durchgangslöcher (23) und die erste und/oder Oberfläche (21, 22) des Substrates (20), vorzugsweise thermisch oder durch eine CVD-Abscheidung, passiviert werden.
  22. Verfahren nach einem der Ansprüche 19 bis 21, dadurch gekennzeichnet, dass die Durchgangslöcher (23) galvanisch mit einem leitfähigen Material, vorzugsweise Kupfer, aufgefüllt werden.
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