JPH07183778A - 半導体集積回路およびその配線方法 - Google Patents
半導体集積回路およびその配線方法Info
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- JPH07183778A JPH07183778A JP5325028A JP32502893A JPH07183778A JP H07183778 A JPH07183778 A JP H07183778A JP 5325028 A JP5325028 A JP 5325028A JP 32502893 A JP32502893 A JP 32502893A JP H07183778 A JPH07183778 A JP H07183778A
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- Japan
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- wiring
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- clock
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Abstract
(57)【要約】
【目的】 同期式半導体集積回路のクロックスキューを
０にする。 【構成】 セルの配置後、全クロック配線長が同一とな
るように配線の経路指定を行うとともに隣接配線は配線
禁止領域として全ての配線を行う。配線終了後、配線禁
止領域を用いて全てのクロックの配線長が等長となるよ
うに追加配線を行う。
０にする。 【構成】 セルの配置後、全クロック配線長が同一とな
るように配線の経路指定を行うとともに隣接配線は配線
禁止領域として全ての配線を行う。配線終了後、配線禁
止領域を用いて全てのクロックの配線長が等長となるよ
うに追加配線を行う。
Description
【０００１】
【産業上の利用分野】本発明はクロックに同期して動作
する半導体集積回路のレイアウトに利用する。本発明
は、クロックのスキューを低減することができる半導体
集積回路およびその製造方法に関する。
する半導体集積回路のレイアウトに利用する。本発明
は、クロックのスキューを低減することができる半導体
集積回路およびその製造方法に関する。
【０００２】本発明は、一つのクロック供給源から基板
上に配置された複数の論理回路にクロック信号を供給す
るときのスキュー対策に有効な技術に関するもので、計
算機もしくはそれを構成する論理ＬＳＩに利用する技術
に関するものである。
上に配置された複数の論理回路にクロック信号を供給す
るときのスキュー対策に有効な技術に関するもので、計
算機もしくはそれを構成する論理ＬＳＩに利用する技術
に関するものである。
【０００３】
【従来の技術】従来、半導体集積回路のレイアウトは、
図４に示すように、同一電位の配線のグループ分けを行
って、各グループ毎に配線経路１、２、３を決定し、配
線禁止領域４、５を設け、各グループ間の配線はクロス
トークを避けるために一定間隔以上分離する方法がある
（特開昭６２−１３４７６９号公報）。この方法は同一
配線長でも隣接配線の有無により配線容量が大きく異な
る。例えば配線幅および間隔が１μｍの場合、隣接配線
が無い場合と有る場合との単位長さ当たりの配線容量は
約３倍と異なり、配線長１０ｍｍ当たり、配線抵抗と配
線容量のみの遅延で約１ｎｓのスキュー差が生ずる。し
たがって、特にクロック信号については隣接配線部を他
の配線禁止領域にすることが今後益々必要になる。
図４に示すように、同一電位の配線のグループ分けを行
って、各グループ毎に配線経路１、２、３を決定し、配
線禁止領域４、５を設け、各グループ間の配線はクロス
トークを避けるために一定間隔以上分離する方法がある
（特開昭６２−１３４７６９号公報）。この方法は同一
配線長でも隣接配線の有無により配線容量が大きく異な
る。例えば配線幅および間隔が１μｍの場合、隣接配線
が無い場合と有る場合との単位長さ当たりの配線容量は
約３倍と異なり、配線長１０ｍｍ当たり、配線抵抗と配
線容量のみの遅延で約１ｎｓのスキュー差が生ずる。し
たがって、特にクロック信号については隣接配線部を他
の配線禁止領域にすることが今後益々必要になる。
【０００４】また、一方ではクロックスキュー低減のた
めに図５および図６に示す方法がある。図５に示す方法
は、隣接したフリップフロップＡとＢ、ＣとＤ、Ｅと
Ｆ、ＧとＨのペアの中間点をノードとし、次に隣接した
ノードのペアの中間に上位のノードを配置する。この手
順を繰り返して配線経路を決定する。これによりクロッ
クドライバから各フリップフロップまでのスキューを低
減する（２８th ＤＡＣproc. １９９１：Ｐ３２２〜３
２７参照）。図６に示す方法は、配線終了後に等負荷と
なるように追加配線を行うものである（２８th ＤＡＣ
proc. １９９１：Ｐ２５３〜２５８参照）。
めに図５および図６に示す方法がある。図５に示す方法
は、隣接したフリップフロップＡとＢ、ＣとＤ、Ｅと
Ｆ、ＧとＨのペアの中間点をノードとし、次に隣接した
ノードのペアの中間に上位のノードを配置する。この手
順を繰り返して配線経路を決定する。これによりクロッ
クドライバから各フリップフロップまでのスキューを低
減する（２８th ＤＡＣproc. １９９１：Ｐ３２２〜３
２７参照）。図６に示す方法は、配線終了後に等負荷と
なるように追加配線を行うものである（２８th ＤＡＣ
proc. １９９１：Ｐ２５３〜２５８参照）。
【０００５】配線経路を決定する方法として、特開昭６
２−１３４７６９号公報に開示されたものがあるが、こ
れは、異なる電圧レベルの信号ネットが混在する場合
に、配線を同一電圧レベルの信号ネット毎に分けて行
い、同種信号ネットの配線が終了して異種信号ネットの
配線を開始する前に、後続する異種信号ネットの配線が
既配線に一定間隔以内に隣接しないように、既配線によ
る配線禁止領域を決めて、この領域への配線を避けるこ
とにより、同一層での電圧レベルの異なるネットの配線
を可能にして配線板の層数を削減するものである。
２−１３４７６９号公報に開示されたものがあるが、こ
れは、異なる電圧レベルの信号ネットが混在する場合
に、配線を同一電圧レベルの信号ネット毎に分けて行
い、同種信号ネットの配線が終了して異種信号ネットの
配線を開始する前に、後続する異種信号ネットの配線が
既配線に一定間隔以内に隣接しないように、既配線によ
る配線禁止領域を決めて、この領域への配線を避けるこ
とにより、同一層での電圧レベルの異なるネットの配線
を可能にして配線板の層数を削減するものである。
【０００６】また、クロックスキューを削減するものと
しては、特開昭６３−１３５１７号公報および特開平３
−１０１４１２号公報に開示されたものがある。前者は
ファンアウトの大きなゲートをクロックドライバ専用と
してあらかじめトランジスタ拡散層に埋め込みクロック
配線を固定しておくものである。後者はクロックの可変
遅延手段、位相比較手段、および分周手段を含むクロッ
クスキュー調整回路を複数個所に配置し、一つのクロッ
ク発生源と各クロックスキュー調整回路との間の配線距
離をほぼ等しくし、さらに、一つのクロック発生源から
各クロックスキュー調整回路に共通の周波数情報と位相
情報信号を供給し、そこで調整したクロックをフリップ
フロップなどに供給させるとともに、供給先の回路のク
ロック入力端からクロックスキュー調整回路の位相比較
手段にクロックをフィードバックさせ、位相情報との位
相差を検出してその位相差がゼロになるように可変遅延
手段を制御するものである。
しては、特開昭６３−１３５１７号公報および特開平３
−１０１４１２号公報に開示されたものがある。前者は
ファンアウトの大きなゲートをクロックドライバ専用と
してあらかじめトランジスタ拡散層に埋め込みクロック
配線を固定しておくものである。後者はクロックの可変
遅延手段、位相比較手段、および分周手段を含むクロッ
クスキュー調整回路を複数個所に配置し、一つのクロッ
ク発生源と各クロックスキュー調整回路との間の配線距
離をほぼ等しくし、さらに、一つのクロック発生源から
各クロックスキュー調整回路に共通の周波数情報と位相
情報信号を供給し、そこで調整したクロックをフリップ
フロップなどに供給させるとともに、供給先の回路のク
ロック入力端からクロックスキュー調整回路の位相比較
手段にクロックをフィードバックさせ、位相情報との位
相差を検出してその位相差がゼロになるように可変遅延
手段を制御するものである。
【０００７】
【発明が解決しようとする課題】このような従来のレイ
アウト方法では、配線長を調整することができず、図４
に示す例では、配線禁止領域を設けることによりクロス
トークは減少するが等長配線については考慮されていな
い。一方、図５に示す例では、クロックスキューの低減
を意識して等長配線になるように配線経路を指定する
が、実際は配線長の理想からのずれによりスキューが発
生する。また、図６に示す例では等負荷になっても配線
抵抗による遅延の影響によりスキューに差が生ずるの
で、完全にクロックスキューをゼロに抑え込むことはで
きない問題がある。
アウト方法では、配線長を調整することができず、図４
に示す例では、配線禁止領域を設けることによりクロス
トークは減少するが等長配線については考慮されていな
い。一方、図５に示す例では、クロックスキューの低減
を意識して等長配線になるように配線経路を指定する
が、実際は配線長の理想からのずれによりスキューが発
生する。また、図６に示す例では等負荷になっても配線
抵抗による遅延の影響によりスキューに差が生ずるの
で、完全にクロックスキューをゼロに抑え込むことはで
きない問題がある。
【０００８】本発明はこのような背景のもとに行われた
ものであって、クロックスキューをゼロにすることがで
きる半導体集積回路およびその製造方法を提供すること
を目的とする。
ものであって、クロックスキューをゼロにすることがで
きる半導体集積回路およびその製造方法を提供すること
を目的とする。
【０００９】
【課題を解決するための手段】本発明の第一は、クロッ
ク信号に同期して動作する論理回路を含む半導体集積回
路において、クロック信号が接続される少なくとも二つ
の論理回路列が配列され、この論理回路に接続されるク
ロック信号用配線経路の中間位置がノードとされ、この
ノードがそれぞれ接続されてその配線経路上の中間位置
に上位のノードが一つになるまで配置され、前記クロッ
ク信号用配線経路の隣接部分は配線禁止領域とされ、こ
の配線禁止領域に最上位のノードから各論理回路までの
前記クロック信号用配線の配線長を等しくするための追
加配線が行われたことを特徴とする。
ク信号に同期して動作する論理回路を含む半導体集積回
路において、クロック信号が接続される少なくとも二つ
の論理回路列が配列され、この論理回路に接続されるク
ロック信号用配線経路の中間位置がノードとされ、この
ノードがそれぞれ接続されてその配線経路上の中間位置
に上位のノードが一つになるまで配置され、前記クロッ
ク信号用配線経路の隣接部分は配線禁止領域とされ、こ
の配線禁止領域に最上位のノードから各論理回路までの
前記クロック信号用配線の配線長を等しくするための追
加配線が行われたことを特徴とする。
【００１０】本発明の第二は、クロック信号に同期して
動作する論理回路を含む半導体集積回路のクロック信号
用配線方法において、前記論理回路の位置情報に基づい
て隣接する論理回路との中間をノードとし、さらに複数
のノード間を接続してその配線経路上の中間位置に上位
のノードが一つになるまでクロック信号用配線を行い、
前記クロック信号用配線経路の隣接部分に配線禁止領域
を設けておき、この配線禁止領域に最上位ノードから各
論理回路までの配線長が等しくなるような追加配線を行
うことを特徴とする。
動作する論理回路を含む半導体集積回路のクロック信号
用配線方法において、前記論理回路の位置情報に基づい
て隣接する論理回路との中間をノードとし、さらに複数
のノード間を接続してその配線経路上の中間位置に上位
のノードが一つになるまでクロック信号用配線を行い、
前記クロック信号用配線経路の隣接部分に配線禁止領域
を設けておき、この配線禁止領域に最上位ノードから各
論理回路までの配線長が等しくなるような追加配線を行
うことを特徴とする。
【００１１】
【作用】基板上にセルを配置した後に、クロック信号に
接続されるセルの位置情報を抽出し、隣接するセルのペ
アを作るとともに、各隣接するセルのペアから等位置に
ノードを設定する。さらに、そのノードの隣接ペアを作
り、最上位のノードが一つになるまでそのペアから等位
置に上位のノードを作り、クロック信号の配線を設定す
る。このクロック信号配線後にその隣接部分に配線禁止
領域を設け、この配線禁止領域を用いて最上位ノードか
らクロック信号に接続される各セルまでの配線長をすべ
て等長にする。
接続されるセルの位置情報を抽出し、隣接するセルのペ
アを作るとともに、各隣接するセルのペアから等位置に
ノードを設定する。さらに、そのノードの隣接ペアを作
り、最上位のノードが一つになるまでそのペアから等位
置に上位のノードを作り、クロック信号の配線を設定す
る。このクロック信号配線後にその隣接部分に配線禁止
領域を設け、この配線禁止領域を用いて最上位ノードか
らクロック信号に接続される各セルまでの配線長をすべ
て等長にする。
【００１２】これにより、クロック信号のスキューをほ
ぼゼロにすることができる。
ぼゼロにすることができる。
【００１３】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。図１は本発明実施例の構成を示すブロック図であ
る。
る。図１は本発明実施例の構成を示すブロック図であ
る。
【００１４】本発明実施例は、クロック信号に同期して
動作する論理回路ＡおよびＣ、ＢおよびＤ、Ｅおよび
Ｇ、ＦおよびＨを含み、クロック信号が接続される少な
くとも二つの論理回路列が配列され、この論理回路に接
続されるクロック信号用配線経路の中間位置がノード
Ｉ、Ｊ、Ｋ、Ｌとされ、このノードＩ、Ｊ、Ｋ、Ｌがそ
れぞれ接続されてその配線経路上の中間位置に上位のノ
ードが一つになるまで配置され、前記クロック信号用配
線経路の隣接部分は配線禁止領域とされ、この配線禁止
領域に最上位のノードから各論理回路Ａ〜Ｈまでの前記
クロック信号用配線の配線長を等しくするための追加配
線部分が設けられる。
動作する論理回路ＡおよびＣ、ＢおよびＤ、Ｅおよび
Ｇ、ＦおよびＨを含み、クロック信号が接続される少な
くとも二つの論理回路列が配列され、この論理回路に接
続されるクロック信号用配線経路の中間位置がノード
Ｉ、Ｊ、Ｋ、Ｌとされ、このノードＩ、Ｊ、Ｋ、Ｌがそ
れぞれ接続されてその配線経路上の中間位置に上位のノ
ードが一つになるまで配置され、前記クロック信号用配
線経路の隣接部分は配線禁止領域とされ、この配線禁止
領域に最上位のノードから各論理回路Ａ〜Ｈまでの前記
クロック信号用配線の配線長を等しくするための追加配
線部分が設けられる。
【００１５】その配線は、クロック信号に同期して動作
する論理回路の位置情報に基づいて隣接する論理回路と
の中間がノードとされ、さらに複数のノード間が接続さ
れてその配線経路上の中間位置に上位のノードが一つに
なるまでクロック信号用配線が行われ、クロック信号用
配線経路の隣接部分に配線禁止領域が設けられて、この
配線禁止領域に最上位ノードから各論理回路までの配線
長が等しくなるような追加配線が行われる。
する論理回路の位置情報に基づいて隣接する論理回路と
の中間がノードとされ、さらに複数のノード間が接続さ
れてその配線経路上の中間位置に上位のノードが一つに
なるまでクロック信号用配線が行われ、クロック信号用
配線経路の隣接部分に配線禁止領域が設けられて、この
配線禁止領域に最上位ノードから各論理回路までの配線
長が等しくなるような追加配線が行われる。
【００１６】ここで、本発明実施例に係わる半導体集積
回路の配線方法について図面を参照して説明する。図２
は本発明実施例における配線方法の流れを示す流れ図、
図３は本発明実施例におけるノード配置を説明する図で
ある。
回路の配線方法について図面を参照して説明する。図２
は本発明実施例における配線方法の流れを示す流れ図、
図３は本発明実施例におけるノード配置を説明する図で
ある。
【００１７】まず、セルの配置を行いフリップフロップ
Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈの位置を抽出する。次
に、図３に示す通り隣接したフリップフロップのペア
Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈを作りその中間点のノ
ードＩ、Ｊ、Ｋ、Ｌを決定する。このとき、ペアとノー
ドを結ぶ配線長が互いに等しくなるようにノードを決定
する。次に、隣接したノード間のペアＩ−Ｊ、Ｋ−Ｌを
作りその中間点に上位のノードＭ、Ｎを決定する。この
とき、下位のノードと上位のノードを結ぶ配線長Ｉ−
Ｍ、Ｍ−Ｊ、Ｋ−Ｎ、Ｎ−Ｌが互いに等しくなるように
上位のノードＭ、Ｎを決定する。この手順を繰り返し、
クロック配線の経路を決定し配線を行う。このとき、ク
ロック配線の隣接配線部分は配線禁止領域とする。配線
終了後、配線長が均一でないため、図１に示すノードＯ
からノードＮに示すように隣接配線部分Ｓを用いて配線
長が全て等長となるように調整を行いスキューを０とす
る。
Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈの位置を抽出する。次
に、図３に示す通り隣接したフリップフロップのペア
Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈを作りその中間点のノ
ードＩ、Ｊ、Ｋ、Ｌを決定する。このとき、ペアとノー
ドを結ぶ配線長が互いに等しくなるようにノードを決定
する。次に、隣接したノード間のペアＩ−Ｊ、Ｋ−Ｌを
作りその中間点に上位のノードＭ、Ｎを決定する。この
とき、下位のノードと上位のノードを結ぶ配線長Ｉ−
Ｍ、Ｍ−Ｊ、Ｋ−Ｎ、Ｎ−Ｌが互いに等しくなるように
上位のノードＭ、Ｎを決定する。この手順を繰り返し、
クロック配線の経路を決定し配線を行う。このとき、ク
ロック配線の隣接配線部分は配線禁止領域とする。配線
終了後、配線長が均一でないため、図１に示すノードＯ
からノードＮに示すように隣接配線部分Ｓを用いて配線
長が全て等長となるように調整を行いスキューを０とす
る。
【００１８】
【発明の効果】以上説明したように本発明によれば、ク
ロック配線の経路を予め決定し、かつクロック配線の隣
接配線を配線禁止とするとともに、この配線禁止領域を
用いてクロック配線を等長にすることにより、クロック
スキューをほぼゼロに抑えることができる効果がある。
ロック配線の経路を予め決定し、かつクロック配線の隣
接配線を配線禁止とするとともに、この配線禁止領域を
用いてクロック配線を等長にすることにより、クロック
スキューをほぼゼロに抑えることができる効果がある。
【００１９】また、クロストークを防止するために設け
られる配線禁止領域を用いることでクロック信号配線長
を等しくできるため、集積回路領域の有効利用が可能で
ある効果もある。
られる配線禁止領域を用いることでクロック信号配線長
を等しくできるため、集積回路領域の有効利用が可能で
ある効果もある。
【図１】本発明実施例の構成を示す図。
【図２】本発明実施例における配線方法の流れを示す流
れ図。
れ図。
【図３】本発明実施例におけるノード配置を説明する
図。
図。
【図４】従来例における配線および配線禁止領域の設定
を説明する図。
を説明する図。
【図５】従来例におけるノード設定を説明する図。
【図６】従来例における追加配線が施された半導体集積
回路を示す図。
回路を示す図。
Ａ〜Ｈ フリップフロップ Ｉ〜Ｏ ノード Ｓ 隣接配線部分（追加配線） １〜３ 配線 ４、５ 配線禁止領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/82 8832−4Ｍ Ｈ０１Ｌ 21/82 Ｗ
Claims (2)
- 【請求項１】 クロック信号に同期して動作する論理回
路を含む半導体集積回路において、 クロック信号が接続される少なくとも二つの論理回路列
が配列され、 この論理回路に接続されるクロック信号用配線経路の中
間位置がノードとされ、 このノードがそれぞれ接続されてその配線経路上の中間
位置に上位のノードが一つになるまで配置され、 前記クロック信号用配線経路の隣接部分は配線禁止領域
とされ、 この配線禁止領域に最上位のノードから各論理回路まで
の前記クロック信号用配線の配線長を等しくするための
追加配線が行われたことを特徴とする半導体集積回路。 - 【請求項２】 クロック信号に同期して動作する論理回
路を含む半導体集積回路のクロック信号用配線方法にお
いて、 前記論理回路の位置情報に基づいて隣接する論理回路と
の中間をノードとし、 さらに複数のノード間を接続してその配線経路上の中間
位置に上位のノードが一つになるまでクロック信号用配
線を行い、 前記クロック信号用配線経路の隣接部分に配線禁止領域
を設けておき、 この配線禁止領域に最上位ノードから各論理回路までの
配線長が等しくなるような追加配線を行うことを特徴と
する半導体集積回路の配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5325028A JP2737620B2 (ja) | 1993-12-22 | 1993-12-22 | 半導体集積回路の配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5325028A JP2737620B2 (ja) | 1993-12-22 | 1993-12-22 | 半導体集積回路の配線方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183778A true JPH07183778A (ja) | 1995-07-21 |
| JP2737620B2 JP2737620B2 (ja) | 1998-04-08 |
Family
ID=18172345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5325028A Expired - Lifetime JP2737620B2 (ja) | 1993-12-22 | 1993-12-22 | 半導体集積回路の配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2737620B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6433606B1 (en) | 2000-02-17 | 2002-08-13 | Oki Electric Industry Co., Ltd. | Clock driver circuit and method of routing clock interconnections |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62134769A (ja) * | 1985-12-06 | 1987-06-17 | Nec Corp | 自動配線径路決定方法 |
| JPH03101412A (ja) * | 1989-09-14 | 1991-04-26 | Hitachi Ltd | 論理集積回路 |
| JPH04151853A (ja) * | 1990-10-15 | 1992-05-25 | Hitachi Ltd | 配線方法 |
| JPH04269860A (ja) * | 1991-02-26 | 1992-09-25 | Toshiba Corp | クロック信号の分配配線方法 |
| JPH05210709A (ja) * | 1992-01-29 | 1993-08-20 | Nec Corp | クロック配線設計方式 |
| JPH06223134A (ja) * | 1993-01-22 | 1994-08-12 | Toshiba Corp | 集積回路の自動配線方法 |
| JPH06232263A (ja) * | 1993-02-05 | 1994-08-19 | Toshiba Corp | 半導体集積回路における信号伝播遅延時間の最適化方法 |
-
1993
- 1993-12-22 JP JP5325028A patent/JP2737620B2/ja not_active Expired - Lifetime
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| US6433606B1 (en) | 2000-02-17 | 2002-08-13 | Oki Electric Industry Co., Ltd. | Clock driver circuit and method of routing clock interconnections |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2737620B2 (ja) | 1998-04-08 |
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