JPH07120270B2 - ２進減算装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、任意の値Ａを入力することによりこの値Ａ
が未知数Ｂ（Ｂ＜Ａ）だけカウントダウンされてそのカ
ウントダウン結果Ｃ（＝Ａ−Ｂ）が得られるとともに、
その後前記値Ａを被減数とし前記カウントダウン結果Ｃ
を減数とした減算を行うことにより前記未知数Ｂを求め
る２進減算装置に関する。

［従来の技術及び発明が解決しようとする課題］ プレス、工作機械、建設機械、船舶、航空機、無人搬送
装置、無人倉庫等を集中管理するシステムとして、第３
図に示すような直列制御装置が提案されている。この直
列制御装置において、メインコトンローラ100は装置各
部を統轄管理するものであり、センサ群１−1,1−2,…
１−Ｎは装置の各部に配設され、装置各部の状態を検出
するものであり、さらにアクチュエータ群２−1,2−2,
…２−Ｎは装置の各部を駆動するものである。この構成
において、センサ群１−１〜１−Ｎおよびアクチュエー
タ群２−１〜２−Ｎはノード10−１〜10−Ｎにそれぞれ
接続されており、各ノード10−１〜10−Ｎはメインコン
トローラ100を含んでループ状に直列接続されている。

このシステムにおいて、センサ群１−1,1−2,…１−Ｎ
の各センサから出力された装置各部の状態を示す信号は
各ノード10−1,10−2,…10−Ｎを介してメインコントロ
ーラ100に送出され、メインコントローラ100において収
集処理され、またアクチュエータ群２−1,2−2,…２−
Ｎの各アクチュエータに対する信号はメインコントロー
ラ100において生成され、各ノード10−1,10−2,…10−
Ｎを介して各アクチュエータ群２−1,2−2,…２−Ｎに
送出され、これにより各アクチュエータが制御される。

第４図は、ノードの数Ｎを５とした場合の当該システム
で用いられるデータ信号のフレーム構成を示すもので、
このデータフレーム信号はメインコントローラ100から
送出され、ノード10−１、10−２、……10−Ｎを経由し
た後、メインコントローラ100に戻される。なお、同第
４図（ａ）はメインコントローラ100から出力された直
後のデータフレーム信号を、同図（ｂ）、（ｃ）、
（ｄ）、（ｅ）はノード10−１、10−２、10−３、10−
４から出力されるデータフレーム信号を、同図（ｆ）は
ノード10−５から出力される信号（Ｎ＝５の場合はメイ
ンコントローラ100へ帰還入力される信号）をそれぞれ
示している。

第４図の各信号の内容を以下のとおりである。

STI;第１のスタートコード DI ;センサデータ STO;第２のスタートコード DO ;アクチュエータ駆動データ SP ;ストップコード CRC;CRCチェックコード ERR;エラーコード 第３図に示した各ノード10−１〜10−Ｎでは、第４図
（ｂ）〜（ｆ）に示すように、スタートコードSTIとス
タートコードSTOの間に当該ノードに接続されたセンサ
１の検出データDIを付加するとともに、スタートコード
STOの後から当該ノードに接続されたアクチュエータ２
への出力データDOを抜き取るよう動作する。したがっ
て、このシステムでは、メインコントローラ100からノ
ード10−１に対して第４図（ａ）に示すようなアクチュ
エータ制御データDOを含むデータフレーム信号を送出す
れば、このデータフレーム信号がノード10−１→ノード
10−２→ノード10−３→ノード10−４→10−５へと順次
伝播されることにより上記データフレーム信号中のアク
チュエータ制御データDOを該当するノードへ割り振られ
るとともに、各ノードで得たセンサ群の検出データが同
データフレーム信号中へ取り込まれる。この結果、上記
データフレーム信号がメインコントローラ100へ帰還さ
れたときには、第４図（ｆ）に示すように、アクチュエ
ータ制御データDOは全てなくなり、センサ群の検出デー
タのみが同フレーム信号中に含まれることになる。

かかるシステムにおいて、メインコントローラ100は電
源オン時などのシステム立上げ時には、第５図に示すよ
うな初期フレーム信号を発生し、これを送出することで
入力点数（センサ群１−１〜１−Ｎの全ビット数）およ
び出力点数（アクチュエータ群２−１〜２−Ｎの全てビ
ット数）を検出するようにしている。この初期フレーム
信号は、第４図に示したデータフレーム信号同様、第１
のスタートコードSTI、第２のスタートコードSTO、出力
点数検出データDO′、ストップコードSP、CRCコード、E
RRコードから成っている。ただし、出力点数検出データ
DO′は、各ノードでアクチュエータが動作しないように
Ａビットの「０」データから成っている。ここでＡはこ
のシステムで用いられる全アクチュエータの数Ｂよりも
多いビット数に設定されている。

この初期フレーム信号は、先に説明したデータフレーム
信号同様、ノード10−１→ノード10−２→ノード10−３
→ノード10−４→10−５へと順次伝播されることにより
初期フレーム信号中の出力点数検出データDO′を該当す
るノードへ割り振られるとともに、各ノードで得たセン
サ群の検出データは同初期フレーム信号中へ取り込まれ
る。すなわち、各ノード10−1,10−2,…10−Ｎにおいて
は、入力された初期フレーム信号の第１のスタートコー
ドSTIのあとに当該ノードに接続されるセンサ群１−1,1
−2,…１−ＮのデータDIが付加され、第２のスタートコ
ードSTOのあとに続くデータDOから当該ノードに接続さ
れるアクチュエータ群２−1,2−2,…２−Ｎに対するデ
ータが抜き取られる。

そして、ノード10−1,10−2,…10−（Ｎ−１）を経て、
ノード10−Ｎから出力される初期フレーム信号は、第６
図に示すような状態となってメインコントローラ100に
入力される。

メインコントローラ100では入力された初期フレーム信
号中の第１のスタートコードSTIに続くデータDIのビッ
ト数Ｅをカウントし、このカウント結果Ｅを入力点数と
入力するとともに、入力された初期フレーム信号中の第
２のスタートコードSTOに続くデータDOのビット数Ｃを
計数し、この計数値Ｃを第５図に示した初期フレーム送
出時の出力点数検出データDO′のビット数Ａから減算
し、この減算結果Ｂ（＝Ａ−Ｃ）を出力点数とする。そ
して、メインコントローラ100では演算された出力点数
Ｂから第４図に示した通常データフレーム信号中のアク
チュエータ駆動データDOの長さを決定する。

すなわちこのシステムにおいては、最初に、予想される
出力点数Ｂより大きい任意の値Ａを入力すればこの値Ａ
が各ノードを経ることによって出力点数Ｂだけカウント
ダウンされてそのカウントダウン結果Ｃ（＝Ａ−Ｂ）が
得られる。従って、その後前記値Ａを被減数とし前記カ
ウントダウン結果Ｃを減数とした減算（Ａ−Ｃ）を行う
ことにより出力点数Ｂを求めるようにしている。

ところで、従来装置においては、上記出力点数Ｂを求め
る減算処理に、被減数に減数の１の補数を加える原理で
加算を行う汎用のLSIから成る通常のフルアダー回路を
用いるようにしていた。このフルアダー回路は、１個で
も回路規模が大きいものであるにもかかわらず、上記シ
ステムに用いられる入出力点数は通常何千ビットにも及
ぶため、上記減算回路の回路数は非常に膨大なものとな
っていた。

この発明はこのような事情に鑑みてなされたものであ
り、少ない回路数で所定の２進減算を成し得る２進減算
装置を提供することを目的とする。

［課題を解決するための手段および作用］ この発明は、任意の値Ａを入力することによりこの値Ａ
が未知数Ｂ（Ｂ＜Ａ）だけカウントダウンされてそのカ
ウントダウン結果Ｃ（＝Ａ−Ｂ）が得られるとともに、
その後前記値Ａを被減数とし前記カウントダウン結果Ｃ
を減数とした減算を行うことにより前記未知数Ｂを求め
る２進減算装置において、前記被減数Ａの各ビットを全
て論理値１に設定する設定手段と、減数Ｃを前記値Ａと
同じビット数とし、減数Ｃの補数をとりこの補数値を前
記未知数Ｂを求めるＡ−Ｃの減算結果として出力する補
数演算手段とを具えることを特徴とするものである。

すなわちこの発明では、被減数Ａが未知数Ｂより大きい
任意の値として設定してもよいことに着目して、被減数
Ａの各ビットを全て論理値１に設定する。この設定によ
り、Ａ−Ｂの減算結果として得られる値Ｃを減数とし値
Ａを被減数とした減算結果は、減数Ｃの補数として得る
ことができる。

［実施例］ 以下この発明を添付図面に示す実施例にしたがって説明
する。

第１図はこの発明の実施例を示すもので、２進減算回路
40は、被減数設定回路20と、反転回路30を有しており、
これら構成によって値Ａを被減数とし、値Ｃを減数とし
た２進減算を行うものである。

カウントダウン部10は先の第３図乃至第６図に示したシ
ステムの出力点数の検出にかかる構成のように、或る値
Ａが入力されればこの値Ａを値Ｂだけカウントダウンし
てそのカウントダウン結果Ｃ（＝Ａ−Ｂ）を出力する機
能を有するものである。

被減数設定回路20はカウントダウン値Ｂとして予想され
る値より大きい値であって、かつ各ビットを全て論理値
１とした値Ａが予め設定されるものであり、この設定値
をＡをカウントダウン部10に対し出力する。例えば、値
Ｂとして13（＝1101、16進表記）が予想される場合は、
値Ａとして15（＝1111、16進表記）以上を設定し、また
値Ｂとして４（＝0100、16進表記）が予想される場合
も、値Ａとして15（＝1111、16進表記）以上を設定す
る。すなわち、値Ａは、Ａ＞Ｂの関係が成立し、かつ全
てのビットを論理値１とした値に設定する。

したがって、カウントダウン部10では、被減数設定回路
20から入力された全てのビットが論理値１である値Ａか
ら前記値Ｂをカウントダウンし、そのカウントダウン結
果Ｃ（＝Ａ−Ｂ）を検出し、Ａと同じビット数を２進減
算回路40の反転回路30に出力する 反転回路30は第２図に示すように被減数設定回路20の出
力と同じビット数のインバータで構成されており、これ
らインバータによってカウントダウン部10から入力され
たカウントダウン結果Ｃ（＝Ａ−Ｂ）の全てのビットを
論理反転することによりカウントダウン結果Ｃの１の補
数を出力する。

この反転回路30の論理反転出力は、被減数設定回路20の
設定値Ａを被減数としカウントダウン部10のカウントダ
ウン結果Ｃを減数とした２進減数を行う２進減算回路40
の減算結果Ｂ、すなわちカウントダウン部10でのカウン
トダウン値となる。

すなわちこの場合、被減数設定回路20の設定により被減
数Ａの全てのビットを論理値１としているため、減数Ｃ
を論理反転するのみで、結果的にＡ−Ｃの減算結果Ｂを
得ることができる。

例えば、４ビットの被減数Ａとして15（＝1111、16進表
記）を設定し、減数Ｂが２（0010、16進表記）である場
合は、減数２を論理反転することにより答え13（＝110
1、16進表記）が得られる。また、減数Ｃが３（0011、1
6進表記）である場合は、減数３を論理反転することに
より答え12（＝1100、16進表記）が得られる。なお、こ
の場合はＡ＞Ｃであるため、答えＢは常に正である。

なお、本発明は、第３図乃至第６図に示したシステムに
限らず、任意の値Ａを入力することによりこの値Ａが未
知数Ｂ（Ｂ＜Ａ）だけカウントダウンされてそのカウン
トダウン結果Ｃ（＝Ａ−Ｂ）が得られるとともに、その
後前記値Ａを被減数とし前記カウントダウン結果Ｃを減
数とした減算を行うことにより前記未知数Ｂを求める２
進減算を行うものであれば、他の任意の装置に適用して
もよい。

［発明の効果］ 以上説明したようにこの発明によれば、特定の２進減算
を主に補数を求めることのみで成し得ることができ、従
来のフルアダー回路を用いた場合に比べて、回路規模を
極端に減少することができる。

【図面の簡単な説明】

第１図はこの発明の実施例を示すブロック図、第２図は
反転回路の回路例を示す図、第３図はこの発明を適用す
るシステムの一例を示すブロック図、第４図は第３図の
システムのデータフレーム信号の伝播態様を示す図、第
５図は初期フレーム信号の送出時の状態を示す図、第６
図は初期フレーム信号の受信時の状態を示す図である。 10……カウンタダウン部、20……被減数設定回路、30…
…反転回路、40……２進減算回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】任意の値Ａを入力することによりこの値Ａ
   が未知数Ｂ（Ｂ＜Ａ）だけカウントダウンされてそのカ
   ウントダウン結果Ｃ（＝Ａ−Ｂ）が得られるとともに、
   その後前記値Ａを被減数とし前記カウントダウン結果Ｃ
   を減数とした減算を行うことにより前記未知数Ｂを求め
   る２進減算装置において、 前記被減数Ａの各ビットを全て論理値１に設定する設定
   手段と、 前記減数Ｃを前記値Ａと同じビット数とし、減数Ｃの補
   数をとり、この補数値を前記未知数Ｂを求めるＡ−Ｃの
   減算結果として出力する補数演算手段と、 を具えることを特徴とする２進減算装置。