RU1837277C - Устройство дл вычислени логических производных многозначных данных - Google Patents

Description

Изобретение относитс  к области вычислительной техники и может быть исполь- зсвано дл  синтеза и анализа цифровых ЭЕтоматов, диагностики цифровых уст- ре йств, сжати  данных, управлени , роботами-манипул торами , синтеза топологии бсльших и сверхбольших интегральных

сх.

:М.

Целью изобретени   вл етс  расширение класса решаемых задач за счет выпол- нсни  операций разложени  логических

Ф

нкций в р д Тейлора.

Указанна  цель достигаетс  тем, что в устройство, содержащее первый блок уп- влени , первый блок пам ти и первый огераиионный блок, содержащий два коммутатора и сумматор по модулю k, первый бл|ок пам ти содержит два регистра, причем

вход пуска первого блока управлени  соединен с входом пуска устройства и с первым выходом первого блока управлени , второй выход которого соединен с входом разрешени  записи второго регистра, а третий выход первого блока управлени  соединен с вхо-. дом разрешени  записи первого регистра, четвертый выход первого блока управлени  соединен с управл ющим входом первого коммутатора, первый выход которого соединен с первым входом сумматора по модулю k, первый информационный вход устройства соединен с первым информационным входом второго коммутатора, второй информационный вход которого соединен с выходом второго регистра, введены (k-1) однотипных блоков пам ти, (k-1) однотипных блоков управлени  и () однотипных

00 00 41

ю 41

м

операционных блоков, причем J-й блок пам ти (где j - 1 ,...,k) дополнительно содержит первый и второй узлы регистров, j-й операционный блок дополнительно содержит умножитель по модулю к, выход которого соединен со вторым входом сумматора по модулю k J-ro операционного блока, выход которого соединен с информационным входом первого узла регистра j-ro блока пам ти ,вход разрешени  записи которого подключен к третьему выходу j-ro блока управлени , а выход первого узла регистров соединен с информационным входом первого регистра j-ro блока Пам ти, выход пер- .. вого регистра j-ro блока пам ти соединен с информационным входом первого коммутатора j-ro операционного блока, второй выход которого соединен с j-м выходом результата устройства, выход первого узла регистров j-ro блока пам ти соединен с информационным входом второго регистра J- го блока пам ти, причем вход разрешени  записи второго узла регистров подключен ко второму выходу j-ro блока управлени , а информационный вход второго узла регистров подключен к выходу второго коммутатора j-ro операционного блока, выход второго регистра j-ro блока пам ти соединен с первым информационным входом умножител  по модулю k j-ro операционного блока, второй информационный вход которого соединен с вторым информационным входом устройства, управл ющий вход которого соединен с управл ющими входами вторых коммутаторов всех операционных блоков, первый выход первого блока управлени  соединен с входами пуска блоков управлени  со второго по к-й, причем j-й блок управлени  содержит генератор импульсов, три элемента ИЛИ, два счетчика, два дешифратора и триггер, причем вход пуска блока управлени  соединен с входом запуска генератора, с первыми входами первого, второго и третьего элементов ИЛИ и с первым выходом блока, второй оыход которого соединен с выходом второго элемента ИЛИ и с вторым входом первого элемента ИЛИ, выход которого соединен с входом установки в нуль первого счетчика, выходы которого соединены с входами первого дешифратора, выход которого соединен с вторым входом второго элемента ИЛИ, выход генератора импульсов соединен со счетными входами первого и второго счетчиков и четвертым выходом блоха управлени , третий выход которого соединен с выходом триггера, информационный вход которого соединен с первым выходом второго дешифратора, второй эыход которого соединен с вторым входом третьего элемента ИЛИ, выход которого

0

5

0

5

0

соединен с входами установки в нуль триггера и второго счетчика, выходы которого соединены с входами второго дешифратора.

Суть предлагаемого подхода заключаетс  в. оперативном логическом анализе многозначных данных, представленных в виде многозначных данных, представленных в виде многозначных функций алгебры логики, основанном на матричных математических модел х, имеющих пр мое отображение в структуру вычислительного устройства, функционирующего на принципах конвейеризации и параллелизма.

В основу данного изобретени  положены следующие математические модели работы компонентов устройства и их взаимодействи  в процессе функционировани .

Многозначные данные могут быть описаны с помощью аппарата многозначных функций алгебры-логики. Так, одноименый массив многозначных данных, который однозначно аналитически записываетс  в виде многозначной функции алгебры логики f(xi,...,xn) ° f(X) представл етс  (возможно путем доопределени  до требуемой размерности kn), где k и п - соответственно число переменных и значность логической функции , целые положительные числа) вектором Х Формально соответствие между вектором многозначных данных и многозначной функцией алгебры логики f(X) покажем следующим образом

35

t

40

причем х {0, k-1}, q t), Г-Т. Тем самым определ ютс  позиции элементов вектора X, значени  которых есть значени  f(X) на упор доченных в лексикографическом пор дке наборах переменных,

Обобща  результаты работы Бохманна Д., Постхофа X двоичные динамические системы .-М.: Энергоатомиздат, 1986. логическую производную многозначной функции алгебры логики по 1-й переменной определим как логическую производную по 1-й переменной ч, с q-кратным циклическим отрицанием в виде

ЭГ(Х)/ЭХ| X lk-q.p РР 0

f(xixixn)(mod k),

(1)

«Vд

где xi при q соответствует циклическому дтрицанию переменной xi q раз, а при q О xi; функци  циклического отрицани  определ етс  в виде х х+1 (mod k), а ее таблица истинности приведена в таблице.

-q.p .р)-й элемент матрицы Ik размерности k x к. Матрица Ik определ етс  из атричного уравнени 

Ik Bk Ik (mod k),

где Ik- единична  матрица размерности k x а (гп, з)-й элемент bm,s матрицы Bk (m, s О, k-1) определ етс  следующим образом;

bm.s ms (mod k),

Таким образом}вычисление логической Производной по 1-й переменной xi с q-крат- к ым циклическим отрицанием сводитс  к с ложению по модулю k значений многознач- юй функции алгебры логики f(X) на наборах

К-4

i,..,xi,..,xn; xixi,....xn; xi,...,xi,...,xn с учетом

ёоответствующей нормировки. Приведен-1

иые наборы отличаютс  только значением

.переменной xi, значени  остальных пере1енных совпадают.

Логическа  производна  д f(X)/ 9xi по

и переменной xi с q-кратным циклическим

трицанием одноэначно-,задаетс  своим i ектором значений дЈ/Эх|, вычисление коорого осуществл етс  с помощью матричного соотношени  вида

% $ dXVdxi Dkn 0) X (mod k),(4)

°f

где Dkn - матрица размерности kn x kn, оормируетс  по правилу

«v

A

D

Q k -vVlk-q-P Sfl WC5 ) -символ кронекеровского произведени ;

-1 lkn-1,

Ik1 . Ik - единичные матрицы размерности x k 1 и kn 1 x Si(p -) - матрица -ичного сдвига вправо размерности k x k.

Выражени  (4) и (5)  вл ютс  математи- ескими модел ми функционировани  за в- 4 емого объекта.

Из приведенных математических моде- Лей следует:

6

10

15

20

25

55

1.Возможность организации регул рного и однородного вычислительного процесса дл  формировани  численных признаков изменени  значений многозначных данных,

2.Возможность наилучшего отображени  этого процесса в структуру вычислительных средств, функционирующих по принципам конвейеризации и параллелизма , что развиваетс  и показываетс  в насто щем предполагаемом изобретении.

Следовательно, предлагаемое устройство обеспечивает оперативную обработку многозначных данных, что позвол ет решать перечисленные выше прикладные задачи , дл  чего известные технические решени  не пригодны или нетехнологичны в изготовлении.

Тем самым, обосновываетс  важность решаемой в данном предполагаемом изобретении задачи.

На фиг.1 показана структурна  схема устройства; на фиг.2 - структурна  схема j-ro блока управлени ; на фиг.З - временна  диаграмма функционировани  блока управлени ; на фиг.4 -структурна  схема первого блока регистров.

Устройство дл  вычислени  логических производных многозначных данных (фиг.1) 30 содержит k блоков упражнени  1j, k блоков пам ти 2j, и k операционных блоков 3j (| 1, k), причем шестой выход j-ro операционного блока 3j  вл етс  j-м выходом устройства, входы со второго по четвертый которого  вл ютс  соответственно входами 37i, 38i и 36i первого операционного блока 3i, а первый вход устройства  вл етс  входом первого блока управлени  11, причем первый вход s-ro блока управлени  1S (s 2, k) подключен к первому выходу (s-1)-ro блока управлени  1S-1, а выходы со второго по четвертый J-ro блока управлени  1 соедине- ны со входами 25j, 24j и 23j j-ro блока пам ти 2j, выходы 26j, 27j и 29j которого соединены 45 соответственно со входами 31j, 32j и 34j j-ro операционного блока 3j, причем выходы 31j и 35) j-ro операционного блока 3j соединены соответственно со входами 28j и 30j j-ro блока пам ти 2j, а входы 36S, 37S и 38S s-ro операционного блока 3S подключены к выходам 39s-i,40s-i и 41S-1 (s-1)-ro операционного блока 3s-l.

Блок управлени  1j предназначен дл  синхронизации работы компонентов устройства .

Блок пам ти 2j предназначен дл  хранени  исходных данных (элементов матрицы

результатов промежуточных вычислений .

35

40

50

Операционный блок 3j предназначен дл  вычислени  kn 1 элементов вектора значений логической производной по 1-й переменной xi с q-кратным циклическим отрицанием.

Блок управлени  1j имеет особенности схемотехнических решений и функционировани .

Блок управлени  1j (фиг.2) содержит первый элемент ИЛИ 4j, второй элемент ИЛИ 5j, третий элемент ИЛИ 6j, генератор импульсов 7), первый счетчик 8j, второй счетчик 9j, первый дешифратор 10j, второй дешифратор 11j и триггер 12i, первый вход которого подключен к ()-My вы- ходу второго дешифратора 11, причем входы с первого по s-й второго дешифратора 11j (s og2 ( + k H+1 + 1), где наименьшее целое больше или равное ) подключены к соответствующим выходам второго счетчика 9j, a (kn-i + 1)-й выход второго дешифратора 11j соединен со вторым входом третьего элемента ИЛИ 6, выход которого соединен со вторыми входами (входами сброса) второго счетчика 9j и триггера 12j, причем выход триггера 12j  вл етс  четвертым выходом блока управлени  1), вход которого (вход пуска)  вл етс  первым выходом блока управлени  1 j, первыми входами первого элемента ИЛИ 4, второго элемента ИЛИ 5j и третьего элемента ИЛИ 6j, a также входом генератора импульсов 7) (входом пуска), выход которого  вл етс  третьим выходом блока управлени  1 и соединен с первыми входами (входами счета) второго счетчика 9j и первого счетчика 8, причем второй вход (вход установки в нуль) первого счетчика 8 подключен к выходу первого элемента ИЛИ А, а выходы с первого по т-й (т og2 ( + 1)0 первого счетчика 8 соединены с соответствующими входами первого дешифратора 10j, ( + 1)-й выход которого соединен со вторым входом второго элемента ИЛИ 5), причем выход второго элемента ИЛИ 5j соединен со вторым входом первого элемента ИЛИ 4j и  вл етс  вторым выходом блока управлени  1j.

Первый элемент ИЛИ 4j, второй элемент ИЛИ 5 и третий элемент ИЛИ 6j предназначены дл  логической обработки сигналов, поступающих на их входы, путем выполнени  операций дизъюнкции.

Генератора импульсов 7) предназначен дл  формировани  сигналов (пр моугольных импульсов) с посто нным периодом следовани , равным одному такту работы устройства. Пуск/останов генератора импульсов 7j осуществл етс  внешним сигналом , подаваемым на вход пуска/останова генератора импульсов 7j.

. Первый счетчик 8i с коэффициентом счета 2m-1 (m ,log2 ( + 1)0 и второй счетчик

У) с коэффициентом счета 2S-1 (s og2 ( + + + 1)Q предназначены дл  подсчета числа тактов работы блока управлени . Сброс счетчиков в начальное (нулевое) состо ние осуществл етс  по переднему

0 фронту сигнала на вторых (управл ющих) входах первого счетчика 8j и второго счетчика 9j.

Первый дешифратор 10j предназначен дл  формировани  сигналов управлени 

5 блоком пам ти 2j и сигнала установки в нуль первого счетчика 8j.

Второй дешифратор 11j предназначен дл  формировани  сигналов управлени  триггером 12j и сигнала установки в нуль

0 второго счетчика 9j.

Триггер 12j - триггер D-типа - предназначен дл  формировани  сигналов управлени  операционным блоком 3j. Установка триггера 12j в начальное (нулевое) состо 5 ние осуществл етс  по переднему фронту сигнала на его втором входе. Установка триггера 12j в состо ние, соответствующее высокому логическому уровню напр жени  на выходе триггера 12j, осуществл етс  по

0 переднему фронту сигнала на его первом входе.

Блок управлени  1j в совокупности рассматриваемых компонентов работает следующим образом.

5 Временна  диаграмма функционировани  блока управлени  1j показана на фиг.З. Сигнал пуска со входа блока управлени  1j передаетс  на первые входы первого элемента ИЛИ AJ, второго элемента ИЛИ 5j и

0 третьего элемента ИЛИ 6j. В результате этого осуществл етс  установка триггера 12j в нулевое состо ние, а также сброс первого счетчика 8 и второго счетчика 9 в состо ние 00...0. Кроме того, сигнал пуска передаетс 

5 со входа блока управлени  1j на первый выход блока управлени  1j и вход пуска/останова генератора импульсов 7j, что обуславливает запуск генератора импульсов 1. Начина  с момента времени t0 на

0 выходе генератора импульсов 1 формируетс  последовательность пр моугольных импульсов (фиг.З), которые поступают на первые входы (входы счета) первого счетчика 8j, второго счетчика 9j и третий выход

5 блока управлени  1j.

В момент времени tkn 1, когда на выходах первого счетчика 8j формируетс  дво ,п-1 + 1

ичный эквивалент числа kn , на (1 + 1)-м выходе первого дешифратора 10j формирусто  высокий логический уровень напр жени , который поступает на второй вход второго элемента ИЛИ 5j. В результате этого на ыходе второго элемента ИЛИ 5 формиру- тс  высокий логический уровень напр же- и , который передаетс  на второй выход лока управлени  1j (фиг.З) и на второй вход ервого элемента ИЛИ 4. С выхода первого лемента ИЛИ 4j высокий логический уро- ень напр жени  передаетс  на второй ход (вход установки в нуль) первого счетчи- а 8j, в результате чего счетчик 8 переклю- аетс  в состо ние 00...0.

Описанный цикл работы блокауправлеи  1j повтор етс  через каждые k актов.

+ 1

В момент времени tk

п-1+1

когда на

ходах второго счетчика 9 формируетс 

пмиыый ЯК-РМПЯПРНТ чмг.л  kn+ 1. на

(I

1+1 + 1)-м выходе второго дешифратора формируетс  высокий логический уронь напр жени , по переднему фронту коэого происходит переключение триггера в состо ние, соответствующее высокому

овню напр жени  (логической единице) выходе триггера 12j, В момент времени 1 + 1 4-1 на ( + 1)-м выходе второго

шифратора 11j формируетс  низкий уронь напр жени  (логический нуль), однако выходе триггера 12j сохран етс  высокий

гический уровень напр жени  (триггер

ащелкиваетс ).

В момент времени tm (m + ) на ходах второго счетчика .9j формируетс  оичный эквивалент числа kn + krf + + 1. результате этого на (kn + kn + 1)-м ходе второго дешифратора 11 формиру  высокий логический уровень напр же-  , которое поступает на второй вход

тьего элемента ИЛИ 6j. С выхода третье- элемента ИЛИ 6j высокий логический уро- нь напр жени  передаетс  на вторые оды (входы установки в нуль) второго счет- ка 9j и триггера 12-. В св зи с этим второй

тчик 9j переключаетс  в состо ние 00...О, ia выходе триггера 12j формируетс  низ- 7 логический уровень напр жени  (фиг.З).

Описанный цикл работы блока управлени-  1j повтор етс  kn - 1 раз, начина  с момента времени tmt-i. В момент времени tp р kn + ) на вход блока управлени  1j подаетс  сигнал останова,  вл ющийс  признаком конца работы блока управлени . по которому осуществл етс  останов гене- ра -ора импульсов 1, а также установка в нулевое состо ние первого счетчика 8j, вто- ро о счетчика 9j и триггера 12j.

10

15

20

25

зо

35 40

45

50

55

Блок питани  2j имеет особенности схемотехнических решений и функционировани .

Блок пам ти 2 (фиг,1) содержит первый регистр 13j, второй регистр 14j, первый узел регистров 15j и второй узел регистров 16j, второй (информационный) вход которого  вл етс  информационным входом 30j блока пам ти 2j, причем вход управлени  23j блока пам ти 2j  вл етс  первыми входами (входами разрешени  записи) второго узла регистров 16j и второго регистра 14, второй (информационный) вход которого подключен к выходу узла регистров 16j, а выход второго регистра 14j  вл етс  информационный выходом 29j блока пам ти 1. вход управлени  24j которого  вл етс  первыми входами (входами разрешени  записи) первого регистра 13j и узла регистра 15j, причем второй (информационный) вход узла регистров 15j  вл етс  информационным входом 28j блока пам ти 2j, вход 23j которого подключен к его выходу 26j, а выход узла регистра 15 соединён со вторым информационным входом первого регистра 13j, выход которого  вл етс  информационным выходом 21 блока пам ти 2.

Первый регистр 13j предназначен дл  хранени  результатов промежуточных вычислений . Запись данных, поступающих на информационный вход первого регистра 13j осуществл етс  по переднему фронту сигнала на его входе управлени ,

Второй регистр 14 предназначен дл  хранени  исходных данных (элементов матрицы 6kn {{s}. Запись данных, поступающих на информационный вход второго регистра 14j осуществл етс  по переднему фронту сигнала на его управл ющем входе.

Узел регистров 15 предназначен дл  хранени  результатов промежуточных вычислений . Запись данных, поступающих на информационный вход первого блока регистров осуществл етс  по переднему фронту сигнала на его входе управлени ..

Узел регистров 16 предназначен дл  хранени  исходных данных (элементов

матрицы Dkn M, Запись данных, поступающих на информационный вход узла регистров 16 осуществл етс  по переднему фронту сигнала на его управл ющем входе.

Узел регистров 15 имеет особенности схемотехнических решений и функционировани .

Узел регистров 15) (фиг.4) содержит элементов задержки 173 (s 1. ) и регистров 18Р (р 1, ), причем второй (информационный) вход первого регистра

4j.

.n-l

а выход k -го регистра 18kn  вл етс  выходом узла регистров 15j, первый вход которого (вход разрешени  записи)  вл етс  входом элемента задержки

17k

п - 1

причемлыход m-го элемента задержки 17т (т 2, ) соединен со входом (т-1)го элемента задержки 17т:1, и первым пходом (входом разрешенип записи) m-ro регистра 18т, второй.(информационный) пход которого подключен к выходу (m-1)-ro регистра 18пм, причем первый вход (вход разрешени  записи) первого регистра 18i подключен к выходу первого элемента задержки 17i.Элемент задержки 17S (s 1, kn) предназначен дл  задержки сигнала, поступающего  а его вход на врем  Дг, причем

кп 2 .st3

s - 1

(где 1з - длительность сигнала записи).

Регистр 18Р (р 1 ,) предназначен дл  временного хранени  информации, котора  записываетс  с его второго входа по переднему фронту сигнала записи, поступающего  а первый вход.

Узел регистров 15j в совокупности рассматриваемых компонентов работает сле- .дующим образом.

При поступлении на первый (управл ющий ) вход узла регистров 15 сигнала записи , по его переднему фронту, через врем  А г3   рои сходит запись содержимого (кп

- 1)-го регистра 18kn - 1 в регистр

. Через врем  2Дг8 сигнал записи поступает на первый вход ( - 1)-го регистра 18k 1 - t. В результате этого происходит запись содержимого ( - 2)-ro регистра 18k1

п - 1

1,П-1

2 в (к - 1)-й регистр

-1 ..Таким образом, содержимое (m-1)-ro регистра 18jn-i записываетс  в т-й регистр 18т (т 2, k ), причем в первый регистр 18i записываютс  исходные данные , поступающие на второй (информационный ) вход регистра 15,

Структурна  организаци  компонент и правила функционировани  узла регистров 16 аналогичны структурной организации компонент и правилам функционировани  узла регистров 15, за исключением того, что а состав второго блока регистров 16 входит k элементов задержки и k регистров.

Блок пам ти 2 в совокупности рассматриваемых компонентов работает следующим образом.

Предварительно в узел регистров 1 GJ записываютс  исходные данные (элементы

матрицы bkn ty, поступающие на информационный вход 30j блока пам ти 2j, причем в р-й регистр (р ) узла 16 записываетс 

((Н)1, (p-1)k H)-1 элемент матрицы & Ф Начина  с момента времени to, на управл ющие входы 25 и 25 блока пам ти 2j

поступают сигналы записи, которые передаютс  на первые (управл ющие) входы первого регистра 13, первого узла регистров 15, второго регистра 14j и второго узла регистров 16. Исходные данные, поступаю5 щие на информационные входы 28 и 30j Блока пам ти 2, записываютс  соответственно в первые узел регистров 15 и второй узел регистров 16, с выходов которых поступают соответственно на вторые (информао ционные) сходы первого регистра 13 и второго регистра 14, С выходов первого регистра 13 и второго регистра 14 данные поступают соответственно на информационные выходы 27 и 29 блока пам ти 2j,

5 Обеспечива  тем самым циркул цию данных через блок пам ти 2.

Операционный блок 3 имеет особенности схемотехнических решений и функционировани .

0 Операционный блок 3j (фиг.1) содержит первый коммутатор 19, второй коммутатор 20, сумматор по модулю k21j и умножитель по модулю k 22j, второй (информационный) вход которого  вл етс  информационным

5 входом 36 и информационным выходом 39 операционного блока 3, а первый (информационный ) вход умножител  по модулю k 22j  вл етс  информационным входом 34 операционного блока 3 и подключен ко второ0 МУ (информационному) входу второго коммутатора 20, причем первые (управл ющий ) вход второго коммутатора 20  вл етс  управл ющим входом 32j и управл ющим выходом 40) операционного блока 3, а тре5 тий (информационный) вход второго коммутатора 20  вл етс  информационным входом 38 и информационным выходом 41j операционного блока 3, вход управлени  31 которого  вл етс  первым (управл ю0 щий) входом первого коммутатора 19, причем второй (информационный) выход первого коммутатора 19  вл етс  информационным выходом 42 операционного блока 3, информационный иход 32 которого  вл 5 етс  вторым (информационным) входом первого коммутатора 19, а первый (информационный ) выход первого коммутатора 19 соединен с первым (информационным) входом сумматора по модулю k 21, причем второй (информационный) вход сумматора по

модулю k 21 j подключен к выходу умножител  по модулю k 22, а выход сумматора по мсдулю 21  вл етс  информационным выходом 32 операционного блока 3j, информационный выход 35j которого  вл етс  вьходом второго коммутатора 20j.

Первый коммутатор 19j (демультиплек- сор) предназначен дл  передачи данных со второго входа на первый выход (при низком логическом.уровне напр жени  на первом управл ющем входе первого коммутатора 1Sj). При высоком логическом уровне напр жени  на первом (управл ющем) входе первого коммутатора 19 информаци  пере- дг етс  со второго входа первого коммутато- PC 19j на его второй выход.

Второй коммутатор 20j (мультиплексор) nf едназначен дл  передачи данных со вторе го входа на выход (при низком логическом уровне напр жени  на первом (управл ю- щзм) входе второго коммутатор.а 20j). При высоком логическом уровне напр жени  иг первом (управл ющем) входе второго ксммутатора 20j информаци  передаетс  и «i выход с третьего входа второго комму- татора 20.

Сумматор по модулю k 21 предназначен дл  сложени  по модулю k данных, поступающих на его первый и второй входы (пример технической реализации суммато- р по модулю k, приведен ).

Умножитель по модул ю k 22j предназначу н дл  умножени  по модулю k данных, поступающих на его первый и второй входы. Пример технической реализации умножите- л$ по модулю k приведен).

Операционный блок 3j в совокупности рассматриваемых компонентов работает с/ едующим образом.

Предварительно на управл ющий вход 3 операционного блока 3 подаетс  высокий уровень напр жени  (логическа  едини- ц з), а на информационный вход 38j операционного блока 3 - Q-1), (p-1))-e

3t ементы матрицы Dkn (р ш 1, k), которые поступают на третий вход второго коммута- тс ра 20. С выхода второго коммутатора 20j

Д|

иные поступают на информационный выход 35j операционного блока 3j. Таким образом осуществл етс  загрузка элементов у лч

м трицы Die D J-й блох пам ти 2. В рабочем режиме операционного блока 3 на упраол ющий вход 37j подаетс  низкий уро- BfHb напр жени  (логический нуль).

| Исходные данные, элементы вектора значений )t многозначной функции алгебры логики f(X), поступают с информационно- rq входа 36j операционного блока 3j на его

0

5

0 5

выхода 29 и на второй (информационный) вход умножител  по модулю k 22.

Начина  с момента времени to на первый (управл ющий) вход первого коммутатора 19 поступает низкий логический уровень напр жени . На выходе умножител  по модулю k 22j формируетс  результаты

умножени  элементов матрицы bkn на элементы вектора ), которые поступают на второй вход сумматора по модулю k 21. Поскольку на первый вход сумматора по модулю k 21 с первого (информационного) выхода первого коммутатора 19 поступают данные, значени  которых равны нулю, то результаты умножени  со второго входа сумматора по модулю k 21j передаютс  на выход сумматора по модулю k 21 и на выход 33j .операционного блока 3j.

С момента времени на первый вход сумматора по модулю k 21 j поступают отличные от нули данные. Результат сложени  передаетс  с выхода сумматора по модулю k 21j на выход 33 операционного блока 3j.

Начина  с момента tk

п - ( + 1

на первый

(управл ющий) вход первого коммутатора 19 поступает высокий логический уровень напр жени . В св зи с этим результаты вычислений (j-e kn элементов вектора д%/ dxi) передаютс  со второго входа первого коммутатора 19 на его второй выход и на выход 42 операционного блока 3j.

С момента времени tkn 1 + kn 1 описанный цикл работы операционного блока 3 повтор етс  раз и заканчиваетс  в момент времени tp (р kn + ).

Устройство дл  вычислени  логических производных многозначных данных в совокупности рассматриваемых компонентов работает следующим образом.

Предварительно на второй (управл ющий ) вход устройства подаетс  высокий логический уровень напр жени , а на третий вход-(0-1),(p-1))-e элементы матрицы

Dk° G- Р Tj), которые записываютс  во второй узел регистров 16 каждого блока пам ти 2j.

Пуск устройства осуществл етс  по заднему фронту сигнала на первом (управл ющем ) входе устройства. На третий вход устройства в рабочем режиме подаетс  низкий логический уровень напр жени , исход- ные данные, элементы вектора 5 многозначной функции алгебры логики f(X), последовательно поступают на четвертый вход устройства, откуда передаютс  на входы 36j операционных блоков 3. На выходах 42j операционных блоков 3 формируютс 

.4

элементы вектора д%д/х, которые передаютс  на j-e выходы устройства. Конец работы устройства определ етс  сигналом останова, поступающим на первый вход устройства и одновременно на входы блоков управлени  1j.

Таким образом, устройство позвол ет вычисл ть вектор значений d /dfci логической производной по переменной xt с q- кратным циклическим отрицанием многозначной функции алгебры логики f(X). Причем в j-м операционном блоке 23j осуществл етс  вычисление({И)к+$)-х элементов вектора 35t/3xi (s 0, k-1),

Таким образом предлагаемое устройство обладает следующими достоинствами по сравнению с прототипом:

1.Повышением качественных и количественных показателей решени  нового класса задач за счет возможности вычислений на высокопроизводительных параллельно-конвейерных структурах.

2.Повышением технологичности изготовлени  средств дл  решени  нового класса задач и, как следствие, снижение стоимости и затрат.

Claims (2)

1. Формула изобретени  1. Устройство дл  вычислени  логических производных многозначных данных, содержащее первый блок управлени , первый блок пам ти и первый операционный блок, содержащий два коммутатора и сумматор по модулю К, первый блок пам ти содержит два регистра, причем вход пуска первого блока управлени  соединен с входом пуска устройства и с первым выходом первого блока управлени , второй и третий выходы которого соединены с входами разрешени  записи первого и второго регистров соответственно, четвертый выход первого блока управлени  соединен с управл ющим входом первого коммутатора, первый выход которого соединен с первым входом сумматора по модулю К, первый информационный вход устройства соединен с первым информационным входом второго коммутатора, второй информационный вход которого соединен с выходом второго регистра, отличающеес  тем, что, с целью.расширени  класса решаемых задач путем выполнени  операций разложени  логических функций в р д Тейлора, в устройство введены k-1 однотипных блоков пам ти ,-1 однотипных блоков управлени  и k-1 однотипных операционных блоков, причем

   j-й блок пам ти (где J 1 дополнительно

   содержит первый и второй узлы регистров. j-й операционный блок дополнительно содержит умножитель по модулю К, выход ко

   торого соединен с вторым входом сумматора по модулю К j-ro операционного блока, выход которого соединен с информационным входом первого узла регистров J-ro блока пам ти, вход разрешени  записи которого подключен к третьему выходу J-ro блока управлени , выход первого узла регистров соединен с информационным входом первого регистра j-ro блока пам ти, выход

   первого регистра j-ro блока пам ти соединен с информационным входом первого коммутатора j-ro операционного блока, второй выход которого соединен с j-м выходом результата устройства, выход второго узла

   регистров J-ro блока пам ти соединен с информационным входом второго регистра J- го блока пам ти, причем вход разрешени  записи второго узла регистров подключен к второму выходу j-ro блока управлени , а информационный вход второго узла регистров подключен к выходу второго коммутатора J-ro операционного блока, выход второго регистра j-ro блока пам ти соединен с первым информационным входом умножител  по

   модулю К j-го операционного блока, второй информационный вход которого соединен с вторым информационным входом устройства , управл ющий вход которого соединен с управл ющими входами вторых коммутаторов всех операционных блоков, первый выход первого блока управлени  соединен с входами пуска блоков управлени  с второго по k-й.
2. 2. Устройство поп.1,отличающеес   тем, что j-й блок управлени  содержит генератор импульсов, три элемента ИЛИ, два счетчика, два дешифратора и триггер, причем вход пуска блока соединен с входом запуска генератора, с первыми входами

   первого, второго и третьего элементов ИЛИ и с первым выходом блока, второй выход которого соединен с выходом второго элемента ИЛИ и вторым входом первого элемента ИЛИ, выход которого соединен с

   входом установки в О первого счетчика, выходы которого соединены с входами пер- вого дешифратора, выход которого соединен с вторым входом второго элемента ИЛИ, выход генератора импульсов соеди0 нен со счетными входами первого и второго

   счетчиков и четвертым выходом блока, третий

   . выход которого соединен с выходом триггера,

   информационный вход которого соединен с

   первым выходом второго дешифратора, вто5 рой выход которого соединен с вторым входом третьего элемента ИЛИ, выход которого, соединен с входами установки в О триггера и второго счетчика, выходы которого соедине- ны с входами второго дешифратора.

   iLZLCQl

   e

   5 fo

   Сигнал пуска

   Сигнал останова.

   1

   Сигналы записи в блок регистров }6 ; ирегистр Ј

   ЩЛШЖШН

   Сигнам записи 8 foot регистров 15j а /хил/ р /5/

   ,.1,v-U II

   И .(j. I. .I ..L-ц i t t (( И

   totitt tm tp

   - фие.З

   И