JPH07106275A - 半導体上にチャネリング現象を起こす危険性の低い注入領域を形成する方法 - Google Patents

半導体上にチャネリング現象を起こす危険性の低い注入領域を形成する方法

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JPH07106275A
JPH07106275A JP5180263A JP18026393A JPH07106275A JP H07106275 A JPH07106275 A JP H07106275A JP 5180263 A JP5180263 A JP 5180263A JP 18026393 A JP18026393 A JP 18026393A JP H07106275 A JPH07106275 A JP H07106275A
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dopant species
semiconductor
polycrystalline silicon
ions
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JP5180263A
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Chiara Zaccherini
チアラ・ツァチェリーニ
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STMicroelectronics SRL
SGS Thomson Microelectronics SRL
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Abstract

(57)【要約】 【構成】 チャネリング現象を起こしやすい活性領域４
と分離範囲５との両方を覆う少なくとも一層の多結晶シ
リコン層７を含む半導体電子デバイスに適用されるタイ
プ、の半導体上にチャネリング現象を起こす危険性の低
い注入領域を形成する方法であって：前記多結晶層７上
の後に注入する予定の前記領域又は範囲８をマスキング
し；原子量の大きい第一のドーパント種を注入して、非
マスク部分の多結晶シリコンを非晶質化し；そして、該
マスキングに使用したマスクを取除き、該半導体上の全
域に渡って第二のドーパント種を注入して形成する。 【効果】 チャネリング現象が起きて悪影響を及ぼしう
る活性領域の丁度上を選択的に予め非晶質化できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体上にチャネリン
グ現象を起こす危険性の低い注入領域を形成する方法に
関する。
【０００２】詳しくは、本発明は、チャネリング現象を
起こしやすい活性領域と分離範囲の両方を覆う少なくと
も一層の多結晶シリコン層を含む半導体電子デバイスに
適用される方法に関する。
【０００３】本発明はドープした多結晶シリコン中にレ
ジスタを形成する方法に主に適用されうるが、その用途
に限定はされない。以下、説明を単純化するためにかか
る分野と関連付けながら、本発明の説明を行う。
【０００４】
【従来の技術】周知のように、幾つかの半導体電子装置
の製造、特に、スタティックランダムアクセスメモリー
（ＳＲＡＭ）類の製造においては、半導体及び多結晶薄
層の両方の埋込み領域をドープするイオン注入する技術
にかなり品質が影響される。
【０００５】例えばＳＲＡＭのストレージセルの分離領
域及び／又は活性領域の覆う多結晶シリコン薄膜中にレ
ジスタを形成する場合などがある。
【０００６】レジスタは、一般には前記ストレージセル
構成する電界効果トランジスタのチャネル領域の両境界
に位置するフィールド酸化物領域を呼ばれる領域を覆う
多結晶シリコン層中にイオン注入によって、形成する。
【０００７】通常、このようなレジスタは、多結晶シリ
コン薄膜中にホウ素イオンを注入することによって形成
する。
【０００８】しかしながら、かかるイオン注入の工程に
おいて、チャネリング現象と呼ばれる現象が起こる場合
がある。かかる現象は、イオンが膜の結晶特性によって
決定される優先方向に沿ってチャネリングを起こして多
結晶シリコンの下にある基板にまで半導体中を貫通し、
結果として、デバイスの電子特性を変えてしまうような
現象を意味する。
【０００９】この現象の起こる範囲は、薄膜の厚さ、注
入される原子種、注入力などの種々のパラメータに関係
している。
【００１０】実際、ホウ素はチャネリング現象をより起
こしやすい原子種の一つである。
【００１１】多くは、この現象は多結晶シリコン薄層を
形成する結晶の大きさが層の厚さの寸法に匹敵するオー
ダーである場合に増進される。
【００１２】一例として、厚さが２０００Åの多結晶シ
リコン層に２５ｋｅＶでホウ素のイオン注入を行った場
合に基板中にチャネリング現象が起こったことが検知さ
れている。
【００１３】この重大な欠点を未然に防ぐために、多結
晶シリコン層をともかくも「非晶質」にするのに効果的
な種々の種を注入し、それにより、チャネリング現象に
影響されるドーパントの割合を減らすことがまず提案さ
れた。
【００１４】例えば、フッ化ホウ素（ＢＦ2）を注入す
ると二重の目的を達成できることが見いだされている。
すなわち、多結晶シリコンを急速に非晶質化しホウ素イ
オンの移動を抑制することによってチャネリング現象を
起こす危険性を弱める一方で、レジスタ形成のための注
入を可能とする。
【００１５】この方法は、ある種の面において利点を有
する一方で、その中に形成されるレジスタの電子特性に
悪影響を及ぼすフッ素イオンが多結晶層中に残されると
いう欠点がある。
【００１６】第２の先行技術では、レジスタ用に注入す
る前に多結晶シリコンを酸化する。実際、酸化物層は、
チャネリングによって基板を貫通するイオンの移動を効
果的に妨害することができる。
【００１７】しかしながら、この第２の方法では、この
方法を適用するデバイスの製造費用をより高くする追加
的な処理工程が必要となる。
【００１８】別の方法では、ホトレジストを使用してレ
ジスタ用のイオン注入工程によって影響されないデバイ
スの領域をマスキングする。しかしながら、この後者の
方法では、処理するに際してコストのかかる追加的な工
程を必要とする。
【００１９】
【発明が解決しようとする課題】本発明は、前述の先行
技術において伴われていた欠点を効果的に克服する特別
な機能的特徴を含む、チャネリング現象を起こす危険性
の低い注入領域を形成する方法を提供することを目的と
する。
【００２０】
【課題を解決するための手段】本発明は、特別に意図し
た領域にのみ選択的に多結晶を予め非晶質化する工程を
行うことを特徴とする。
【００２１】前述した課題は、この技術的思想に基づき
特許請求の範囲の請求項１に記載した以下の方法を使用
することによって解決できる。すなわち、チャネリング
現象を起こしやすい活性領域と分離範囲との両方を覆う
少なくとも一層の多結晶シリコン層を含む半導体電子デ
バイスに適用されるタイプの半導体上にチャネリング現
象を起こす危険性の低い注入領域を形成する方法であっ
て：前記多結晶層上の後に注入する予定の前記領域又は
範囲をマスキングし；原子量の大きい第一のドーパント
種を注入して、非マスク部分の多結晶シリコンを非晶質
化し；そして、該マスキングに使用したマスクを取除
き、該半導体上の全域に渡って第二のドーパント種を注
入する；各工程を含むことを特徴とする前記方法を使用
すれば解決できる。
【００２２】
【実施例】本発明に係わる方法の特徴と利点は、以下に
実施例を詳細に説明するので明らかになるであろう。添
付されている図面に示されているように半導体電子デバ
イスを製造する工程に関連付けた実施例が示されている
がこれに限定されるわけではない。
【００２３】図中で、一般的且つ概略的な単結晶シリコ
ン基板又はウエハ２上に形成された半導体電子デバイス
は符号１で示される部分である。
【００２４】ここでは特別に、デバイス１は、例えばＳ
ＲＡＭ（Static Random Access Memory）として周知の
タイプのスタティックランダムアクセスストレージセル
を形成するよう意図された電界効果トランジスタであ
る。
【００２５】トランジスタ１は基板２を覆うＮドープエ
ピタキシャル層３上に形成する。
【００２６】図１に示されるように、チャネル領域４
は、エピタキシャル層３において画定され且つフィール
ド酸化物と呼ばれる酸化物を含む両側の分離領域５によ
って限定されている。トランジスタ１はドレインとソー
ス用の活性領域をも同様に含むがここでは示されてはい
ない。図１乃至図６に示されているものとは異なる垂直
断面においてのみ観察できるものだからである。
【００２７】更に、図２に示されるように、ゲート酸化
物の薄層６はチャネル領域４上で１００〜２００Åの範
囲の厚さまで成長させる。
【００２８】ここまでのところ、基本的な構造体は、数
千Å、例えば２０００Åの厚さの多結晶シリコン層７で
覆われている（図３）。チャネル領域上で、この多結晶
シリコン層７はトランジスタ１用のゲートを提供するこ
ととなる。
【００２９】より詳細には、ＳＲＡＭストレージデバイ
スを製造するのに使用する方法に関係付けて説明する
と、多結晶シリコン層７は種々の機能を果たす。例え
ば、ゲート酸化物６の上にある領域はゲート電極を形成
することを通常意図されている領域であり、フィールド
酸化物５の上にある領域はレジスタを形成することを意
図されている領域である。一方、活性領域の上にあるそ
の他の領域は局部的な相互連結をなすように使用するこ
とができる。
【００３０】ここで、本発明の方法は、フィールド酸化
物５の上にある多結晶層７の所定の領域８にイオン注入
することを含むものである。このような領域はＰドープ
レジスタを形成することを意図されている領域である。
【００３１】この目的のために、最初に領域８をマスキ
ングする工程を実施する。かかる領域は後にレジスタ形
成のためにイオン注入される。
【００３２】マスキングは慣用的に通常のホトレジスト
１０の手段によって実施してもよい。
【００３３】本発明によれば、続いて、ひ素又はリンの
ような原子量の大きいＮタイプのドーパント種１１を用
いて高濃度に（heavy）注入を実施する。
【００３４】注入ドーズ量は１Ｅ１５と１Ｅ１６イオン
／ｃｍ2の間から選択するのが好ましい。これに関連す
る処理工程は図４に示されている。
【００３５】しかしながら、例えば５Ｅ１４〜１Ｅ１６
イオン／ｃｍ2の範囲のより高い又は異なる濃度の注入
ドーズ量を使用しても難点はないであろう。
【００３６】かかる高濃度注入工程を実施すると、デバ
イス１のチャネル領域４上にあってホトレジスト１０で
保護されていない部分の多結晶層７が非晶質になる。
【００３７】結果として、本質的には、非晶質化した区
域１２が多結晶層７中のチャネル範囲４上に直接形成し
たことになる。この注入工程はまたデバイス１のゲート
範囲をドープすることも可能とする。従って、ＭＯＳ技
術を利用してストレージセルを形成するのに本発明の方
法を適用しても、必要とされる工程の数は変わりはな
い。
【００３８】図５において拡大スケールで示されている
のは、チャネル範囲４と前記非晶質化した区域１２であ
る。
【００３９】本発明の方法は、イオン注入によってレジ
スタ８となる部分をドープする工程で終了する。この工
程の前に、レジスタ用に指定していた領域を保護してい
たホトレジスト１０を取除いておく。
【００４０】後半のドーピング工程では、ホウ素のよう
なＰタイプのドーパント１３を中程度の又は少ないドー
ズ量で注入する。
【００４１】注入ドーズ量は１Ｅ１２〜１Ｅ１５イオン
／ｃｍ2の範囲から選択するのが好ましい。その関連す
る処理工程は図６に示されている。
【００４２】ドーパントは、マスキング工程なしでウエ
ハ全面に渡って施す。
【００４３】基本的には、本発明の方法の最後の２つの
工程おいて、まず、チャネリング現象に影響される可能
性がある領域のみを選択的に予め非晶質化し、その後
に、レジスタを形成するために多結晶層に制御しながら
イオン注入する。
【００４４】予め非晶質化するのは、チャネリング現象
が起きて悪影響を及ぼす場所である活性領域上の区域に
限ることに着目されたい。
【００４５】本発明の方法は、技術的な課題を解決しか
つ多くの利点をもたらす。種々の利点の中で特徴的なこ
とは、追加的な工程を必要とせずに、レジスタ形成のた
めのイオン注入の際にチャネリング現象を起こす危険性
を最少化すうることができることである。
【００４６】更に、本発明の方法は、種々の分離した活
性領域を製造するのに本願で意図した程厳密さが必要と
されていない原子種のデバイスにおいては、適用しない
ことも可能である。
【００４７】勿論、本発明の方法はその趣旨を逸脱する
ことなく変更又は改変することができる。
【００４８】特に、２つの別個のイオン注入工程におい
て利用する原子種はリンとアンチモンでもよい。また、
ドーピングの対象となる領域は上述の実施例とは逆のＮ
タイプ又はＰタイプとすることもできる。
【００４９】
【発明の効果】本発明の方法によれば、チャネリング現
象を起こす危険性の低い注入領域を形成できる。
【図面の簡単な説明】
【図１】本発明に係わる方法の一工程において処理され
た半導体電子デバイスの概略的な垂直拡大断面図であ
る。
【図２】図１で示される工程の後の工程において処理さ
れた半導体電子デバイスの概略的な垂直拡大断面図であ
る。
【図３】図２で示される工程の後の工程において処理さ
れた半導体電子デバイスの概略的な垂直拡大断面図であ
る。
【図４】図３で示される工程の後の工程において処理さ
れた半導体電子デバイスの概略的な垂直拡大断面図であ
る。
【図５】図４で示されているデバイスを更に拡大した図
である。
【図６】図１乃至４で示されているデバイスを、本発明
の特徴をなす最終的な注入工程で処理していることを示
す概略図である。
【符号の説明】
１ トランジスタ、 ２ 基板、 ３ エピタキシャル
層、４ チャネル領域、 ５ フィールド酸化物、 ６
ゲート酸化物 ７ 多結晶シリコン層、８ レジスタ形成用にイオン注
入を予定されている領域又は範囲、１０ ホトレジス
ト、 １２ 非晶質化した区域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7210−4Ｍ Ｈ０１Ｌ 27/10 ３８１

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 チャネリング現象を起こしやすい活性領
    域４と分離範囲５との両方を覆う少なくとも一層の多結
    晶シリコン層７を含む半導体電子デバイスに適用される
    タイプの、半導体上にチャネリング現象を起こす危険性
    の低い注入領域を形成する方法であって：前記多結晶層
    ７上の後に注入する予定の前記領域又は範囲８をマスキ
    ングし；原子量の大きい第一のドーパント種を注入し
    て、非マスク部分の多結晶シリコンを非晶質化し；そし
    て、 該マスキングに使用したマスクを取除き、該半導体上の
    全域に渡って第二のドーパント種を注入する；各工程を
    含むことを特徴とする前記方法。
  2. 【請求項２】 前記第一の注入工程はＮタイプのドーパ
    ントを使用して行うことを特徴とする請求項１に記載の
    方法。
  3. 【請求項３】 前記第二の注入工程はＰタイプのドーパ
    ントを使用して行うことを特徴とする請求項１に記載の
    方法。
  4. 【請求項４】 前記第一の注入工程用の注入ドーズ量は
    ５Ｅ１４〜１Ｅ１６イオン／ｃｍ2である請求項１に記
    載の方法。
  5. 【請求項５】 前記第二の注入工程用の注入ドーズ量は
    １Ｅ１２〜１Ｅ１５イオン／ｃｍ2である請求項１に記
    載の方法。
  6. 【請求項６】 前記マスキングはホトレジスト１０を使
    用して実施する請求項１に記載の方法。
  7. 【請求項７】 前記注入領域又は範囲８は前記半導体デ
    バイス１の分離領域上に形成されるレジスタである請求
    項１に記載の方法。
  8. 【請求項８】 前記第一の注入工程はひ素イオン又はリ
    ンイオンを使用して行う請求項１に記載の方法。
  9. 【請求項９】 前記第二の注入工程はホウ素イオンを使
    用して行う請求項１に記載の方法。
  10. 【請求項１０】 チャネリング現象を起こしやすい活性
    領域４と分離範囲５との両方を覆う少なくとも一層の多
    結晶シリコン層７を含む半導体電子デバイスに適用され
    るタイプの、半導体上にチャネリング現象を起こす危険
    性の低い注入領域を形成する方法であって：前記多結晶
    層７上の後に注入する予定の前記領域又は範囲８をマス
    キングし；非マスク領域に多結晶シリコンを非晶質化す
    る特性を有する第一のドーパント種を注入し；該マスキ
    ングに使用したマスクを取除き、該半導体上の全域に渡
    ってチャネリング現象を起こしやすい第二のドーパント
    種を注入する；各工程を含む前記方法。
  11. 【請求項１１】 前記第一のドーパント種は原子量の大
    きいものである請求項１０に記載の方法。
  12. 【請求項１２】 前記第一のドーパント種はＮタイプの
    ものである請求項１０に記載の方法。
  13. 【請求項１３】 前記第二のドーパント種はＰタイプの
    ものである請求項１０に記載の方法。
  14. 【請求項１４】 前記第一のドーパント種はひ素イオン
    又はリンイオンである請求項１２に記載の方法。
  15. 【請求項１５】 前記第二のドーパント種はホウ素イオ
    ンを含むものである請求項１３に記載の方法。
  16. 【請求項１６】 前記第一のドーパント種はＰタイプの
    ものである請求項１０に記載の方法。
  17. 【請求項１７】 前記第二のドーパント種はＮタイプの
    ものである請求項１０に記載の方法。
  18. 【請求項１８】 前記第一のドーパント種はアンチモン
    イオンを含むものである請求項１６に記載の方法。
  19. 【請求項１９】 前記第二のドーパント種はリンイオン
    を含むものである請求項１７に記載の方法。
  20. 【請求項２０】 ＭＯＳ又はＣＭＯＳ技術で使用する半
    導体電子デバイスであって：請求項１又は１０のいずれ
    か一方の方法によって形成された注入領域を有する多結
    晶シリコン層を少なくとも一層含むことを特徴とする前
    記デバイス。
JP5180263A 1992-08-19 1993-07-21 半導体上にチャネリング現象を起こす危険性の低い注入領域を形成する方法 Pending JPH07106275A (ja)

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ITMI922003A IT1256362B (it) 1992-08-19 1992-08-19 Processo di realizzazione su semiconduttori di regioni impiantate a basso rischio di channeling
IT92A002003 1992-08-19

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