JPH0653358A - 絶縁半導体パッケージ - Google Patents
絶縁半導体パッケージInfo
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 239000012212 insulator Substances 0.000 claims abstract description 45
- 230000013011 mating Effects 0.000 claims description 11
- 239000008393 encapsulating agent Substances 0.000 claims description 8
- 230000007613 environmental effect Effects 0.000 claims description 6
- 239000011810 insulating material Substances 0.000 claims 2
- 230000000149 penetrating effect Effects 0.000 claims 2
- 239000002313 adhesive film Substances 0.000 claims 1
- 238000007789 sealing Methods 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 17
- 239000000463 material Substances 0.000 description 7
- 239000004593 Epoxy Substances 0.000 description 5
- 238000000465 moulding Methods 0.000 description 5
- 229920003223 poly(pyromellitimide-1,4-diphenyl ether) Polymers 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000000088 plastic resin Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000013464 silicone adhesive Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/565—Moulds
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L24/42—Wire connectors; Manufacturing methods related thereto
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
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- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 降伏電圧が高く、コストの低い新規の半導体
パッケージが提供される。 【構成】 本発明はリードフレーム10を有する半導体
パッケージ20を含む。絶縁体13をリードフレーム1
0のフラグ11の表面上にマウントして、リードフレー
ム10の一部を外部環境から分離する。また半導体ダイ
16を、絶縁体13から間隔をあけてフラグ11の上に
マウントする。リードフレーム10の一部,半導体ダイ
16,および絶縁体13の一部をパッケージ20のボデ
ィ21によって封入する。またボディ21は合せ穴23
を有し、この合せ穴23は、ボディの表面から絶縁体1
3まで伸びていて、絶縁体13の表面の一部を露出す
る。またボディ21は絶縁体13にオーバーラップし
て、絶縁体13に対する封止を形成し、これによってリ
ードフレーム10を外部環境から保護する。
パッケージが提供される。 【構成】 本発明はリードフレーム10を有する半導体
パッケージ20を含む。絶縁体13をリードフレーム1
0のフラグ11の表面上にマウントして、リードフレー
ム10の一部を外部環境から分離する。また半導体ダイ
16を、絶縁体13から間隔をあけてフラグ11の上に
マウントする。リードフレーム10の一部,半導体ダイ
16,および絶縁体13の一部をパッケージ20のボデ
ィ21によって封入する。またボディ21は合せ穴23
を有し、この合せ穴23は、ボディの表面から絶縁体1
3まで伸びていて、絶縁体13の表面の一部を露出す
る。またボディ21は絶縁体13にオーバーラップし
て、絶縁体13に対する封止を形成し、これによってリ
ードフレーム10を外部環境から保護する。
Description
【0001】
【産業上の利用分野】本発明は一般に半導体パッケージ
に関し、具体的には高い降伏電圧(耐圧)を有する新し
い半導体パッケージに関する。
に関し、具体的には高い降伏電圧(耐圧)を有する新し
い半導体パッケージに関する。
【0002】
【従来の技術】従来、半導体業界は多種多様な型および
構成の半導体パッケージを提供してきた。電力消費の高
い半導体デバイスに用いるパッケージは、リードがパッ
ケージの片側だけから伸びていることが多い。通常、こ
れらのリードはリードフレームが延在したもので、パッ
ケージのボディ内へと伸びている。リードフレーム各部
の周囲のボディをモールドする工程の間、内部にあるリ
ードフレームの各部を適所に保持するために、しばしば
合せピンを利用する必要がある。これらの合せピンはモ
ールド作業中、モールド空洞内にまで伸びる。合せピン
を除去すると、パッケージ・ボディの中に穴が残され、
これによってリードフレームの一部が外部環境に露出さ
れる。
構成の半導体パッケージを提供してきた。電力消費の高
い半導体デバイスに用いるパッケージは、リードがパッ
ケージの片側だけから伸びていることが多い。通常、こ
れらのリードはリードフレームが延在したもので、パッ
ケージのボディ内へと伸びている。リードフレーム各部
の周囲のボディをモールドする工程の間、内部にあるリ
ードフレームの各部を適所に保持するために、しばしば
合せピンを利用する必要がある。これらの合せピンはモ
ールド作業中、モールド空洞内にまで伸びる。合せピン
を除去すると、パッケージ・ボディの中に穴が残され、
これによってリードフレームの一部が外部環境に露出さ
れる。
【0003】封入工程が完了すると、離型剤などの異物
が被露出リードフレーム部分から清浄されて、穴はエポ
キシ材またはシリコン材で充填される。この清浄作業に
よってパッケージのコストが増大し、また通常、環境に
有害な化学薬品を使用する必要がある。
が被露出リードフレーム部分から清浄されて、穴はエポ
キシ材またはシリコン材で充填される。この清浄作業に
よってパッケージのコストが増大し、また通常、環境に
有害な化学薬品を使用する必要がある。
【0004】
【発明が解決しようとする課題】熱膨張に差異があるた
めに、エポキシ充填材は究極的にはクラックを生じ、こ
のためにリードフレームが環境に暴露されて、パッケー
ジの降伏電圧は、1500v以上という所望値を下回る
ほど下がる。シリコンはエポキシよりは長持ちするが、
同様に劣化して、パッケージの信頼性および降伏電圧を
下げる。
めに、エポキシ充填材は究極的にはクラックを生じ、こ
のためにリードフレームが環境に暴露されて、パッケー
ジの降伏電圧は、1500v以上という所望値を下回る
ほど下がる。シリコンはエポキシよりは長持ちするが、
同様に劣化して、パッケージの信頼性および降伏電圧を
下げる。
【0005】また充填作業中に用いるシリコン材および
エポキシ材は貯蔵寿命が限られている。したがって材料
の貯蔵期間を厳密にモニタしなければならず、このため
にパッケージのコストはさらに増大する。
エポキシ材は貯蔵寿命が限られている。したがって材料
の貯蔵期間を厳密にモニタしなければならず、このため
にパッケージのコストはさらに増大する。
【0006】そのため、1500vを越える降伏電圧を
提供する半導体パッケージで、パッケージ・ボディの開
口部を充填するのにエポキシまたはシリコンを使用せ
ず、また貯蔵寿命の長い材料で穴を封止する半導体パッ
ケージを有することが望ましい。
提供する半導体パッケージで、パッケージ・ボディの開
口部を充填するのにエポキシまたはシリコンを使用せ
ず、また貯蔵寿命の長い材料で穴を封止する半導体パッ
ケージを有することが望ましい。
【0007】
【課題を解決するための手段】要約すれば、本発明はリ
ードフレームを有する半導体パッケージを含む。絶縁体
をリードフレームのフラグ表面の上にマウントする。ま
た半導体ダイをフラグの上に絶縁体から間隔をあけてマ
ウントする。リードフレームの一部,半導体ダイ,およ
び絶縁体の一部をパッケージ・ボディによって封入す
る。またこのボディは合せ穴を有し、この穴はボディの
表面から絶縁体まで伸びており、絶縁体の表面の一部を
露出する。またボディは絶縁体にオーバーラップしてお
り、絶縁体に対する封止を形成し、これによってリード
フレームを外部環境から保護する。
ードフレームを有する半導体パッケージを含む。絶縁体
をリードフレームのフラグ表面の上にマウントする。ま
た半導体ダイをフラグの上に絶縁体から間隔をあけてマ
ウントする。リードフレームの一部,半導体ダイ,およ
び絶縁体の一部をパッケージ・ボディによって封入す
る。またこのボディは合せ穴を有し、この穴はボディの
表面から絶縁体まで伸びており、絶縁体の表面の一部を
露出する。またボディは絶縁体にオーバーラップしてお
り、絶縁体に対する封止を形成し、これによってリード
フレームを外部環境から保護する。
【0008】
【実施例】図1は、後に降伏電圧の高い半導体パッケー
ジの一部となるリードフレーム10を示す。リードフレ
ーム10は当業者には周知の各種リードフレーム材から
形成できる。好適実施例では、リードフレーム10は、
重量比で、少なくとも約99.6%の銅,0.05〜
0.15%の鉄,および0.015%〜0.05%の燐
を含む銅の合金で形成する。当該合金の一例は、三菱伸
銅株式会社(日本国東京)製のTAMAC 4として知
られる。リードフレーム10はフラグ11および複数の
リード26を含む。複数のリード26の内の1つは、フ
ラグ11に電気的に結合されており、一方、残りの複数
のリード26は一時サポート・ストリップ(temporary s
upport strip)14によって適所に保持されている。パ
ッケージの完成後、一時サポート・ストリップ14は外
される。フラグ11を貫通する開口部12は、以下で見
ていくように、完成したパッケージを貫通する取付穴を
後で形成しやすくする。複数の絶縁体13は、以下で見
ていくように、フラグ11の上において、後のモールド
作業中に合せピンが接触する位置に配置されている。絶
縁体13に用いる材料は、これによって被覆されるフラ
グ11の部分を電気的に絶縁しなければならず、また半
導体パッケージ・ボディを形成するのに用いる封入剤に
接合しなければならない。絶縁体13は、ポリイミドな
どの絶縁高分子材料をスクリーン印刷するか、またはプ
ラスチック樹脂などの絶縁フィルムを吹きつけするか、
または粘着絶縁フィルムを施すことによって形成でき
る。好適実施例では、絶縁体13は直径約1.2ミクロ
ンの円形のカプトン(kapton)である。この好適実施例で
は、カプトンの1つの表面が感圧シリコン接着剤で被覆
されており、この接着剤を使用してフラグ11に円形カ
プトンを接着する。かかるカプトン・フィルムの一例
が、Permacel(ニュージャージー州、ニューブランズウ
ィック)製のP−221「回路板マスキング・テープ」
として知られる。粘着カプトンは貯蔵寿命が非常に長
く、リードフレーム10に接着しやすい。絶縁体13は
所望の降伏電圧を提供できるほど十分な厚さにすべきで
ある。好適実施例では、絶縁体13は、約1500vを
越える降伏電圧を提供するために、約0.02〜0.0
5ミリメートルの厚さになっている。通常、絶縁体13
をフラグ11に付着してから、半導体ダイ16をリード
フレーム10に付着させ、その後ダイ16をリード26
にワイヤボンディングする。この一連の作業によって結
果として、絶縁体13が邪魔にならない形でマウントさ
れる。
ジの一部となるリードフレーム10を示す。リードフレ
ーム10は当業者には周知の各種リードフレーム材から
形成できる。好適実施例では、リードフレーム10は、
重量比で、少なくとも約99.6%の銅,0.05〜
0.15%の鉄,および0.015%〜0.05%の燐
を含む銅の合金で形成する。当該合金の一例は、三菱伸
銅株式会社(日本国東京)製のTAMAC 4として知
られる。リードフレーム10はフラグ11および複数の
リード26を含む。複数のリード26の内の1つは、フ
ラグ11に電気的に結合されており、一方、残りの複数
のリード26は一時サポート・ストリップ(temporary s
upport strip)14によって適所に保持されている。パ
ッケージの完成後、一時サポート・ストリップ14は外
される。フラグ11を貫通する開口部12は、以下で見
ていくように、完成したパッケージを貫通する取付穴を
後で形成しやすくする。複数の絶縁体13は、以下で見
ていくように、フラグ11の上において、後のモールド
作業中に合せピンが接触する位置に配置されている。絶
縁体13に用いる材料は、これによって被覆されるフラ
グ11の部分を電気的に絶縁しなければならず、また半
導体パッケージ・ボディを形成するのに用いる封入剤に
接合しなければならない。絶縁体13は、ポリイミドな
どの絶縁高分子材料をスクリーン印刷するか、またはプ
ラスチック樹脂などの絶縁フィルムを吹きつけするか、
または粘着絶縁フィルムを施すことによって形成でき
る。好適実施例では、絶縁体13は直径約1.2ミクロ
ンの円形のカプトン(kapton)である。この好適実施例で
は、カプトンの1つの表面が感圧シリコン接着剤で被覆
されており、この接着剤を使用してフラグ11に円形カ
プトンを接着する。かかるカプトン・フィルムの一例
が、Permacel(ニュージャージー州、ニューブランズウ
ィック)製のP−221「回路板マスキング・テープ」
として知られる。粘着カプトンは貯蔵寿命が非常に長
く、リードフレーム10に接着しやすい。絶縁体13は
所望の降伏電圧を提供できるほど十分な厚さにすべきで
ある。好適実施例では、絶縁体13は、約1500vを
越える降伏電圧を提供するために、約0.02〜0.0
5ミリメートルの厚さになっている。通常、絶縁体13
をフラグ11に付着してから、半導体ダイ16をリード
フレーム10に付着させ、その後ダイ16をリード26
にワイヤボンディングする。この一連の作業によって結
果として、絶縁体13が邪魔にならない形でマウントさ
れる。
【0009】図2は、図1のリードフレーム10の周囲
にパッケージ・ボディをモールドする段階を示す。図2
において、図1と同じ部分には同じ参照番号を付けてい
る。リードフレーム10はモールド17の空洞28の中
に挿入される。封入材はチェースまたはランナ27を通
じて空洞28に入れる。封入材は圧力を受けているの
で、封入作業中は、複数の合せピン18を用いて、フラ
グ11を静止状態に維持する。図2は1つのピン18を
示しているが、2つ目の合せピンは隠れていて見えな
い。またさらに合せピンを付加して、図2に示すような
上部だけでなく、上部と下部の両方からリードフレーム
10をはさむこともできる。合せピンを追加する場合に
は、リードフレーム13の下部に追加の絶縁体13を配
置する。リードフレーム10が完全に封入されるよう確
保するには、ピン18の直径が絶縁体13の直径よりも
小さくて、そのため封入材が絶縁体13の周辺部にオー
バーラップできることが重要である。このオーバーラッ
プによって、封入材が絶縁体13に接着して、リードフ
レーム10を外部環境から完全に封止する環境封止を形
成できる。
にパッケージ・ボディをモールドする段階を示す。図2
において、図1と同じ部分には同じ参照番号を付けてい
る。リードフレーム10はモールド17の空洞28の中
に挿入される。封入材はチェースまたはランナ27を通
じて空洞28に入れる。封入材は圧力を受けているの
で、封入作業中は、複数の合せピン18を用いて、フラ
グ11を静止状態に維持する。図2は1つのピン18を
示しているが、2つ目の合せピンは隠れていて見えな
い。またさらに合せピンを付加して、図2に示すような
上部だけでなく、上部と下部の両方からリードフレーム
10をはさむこともできる。合せピンを追加する場合に
は、リードフレーム13の下部に追加の絶縁体13を配
置する。リードフレーム10が完全に封入されるよう確
保するには、ピン18の直径が絶縁体13の直径よりも
小さくて、そのため封入材が絶縁体13の周辺部にオー
バーラップできることが重要である。このオーバーラッ
プによって、封入材が絶縁体13に接着して、リードフ
レーム10を外部環境から完全に封止する環境封止を形
成できる。
【0010】取付ピン19は開口部19を貫通して、封
入材が開口部12を全面的に封じてしまうのを防ぐ。取
付ピン19の直径は開口部12よりも小さいので、封入
材は開口部12を取り囲んで電気的に絶縁できる。
入材が開口部12を全面的に封じてしまうのを防ぐ。取
付ピン19の直径は開口部12よりも小さいので、封入
材は開口部12を取り囲んで電気的に絶縁できる。
【0011】図3は、図1のリードフレーム10を含む
ように形成される降伏電圧の高い半導体パッケージ20
を示す。図3において、図1と同じ部分には同じ参照番
号を付けている。パッケージ20は、一方の端から複数
のリード26が延在しているボディ21を含む。パッケ
ージ20を貫通して伸びる電気的に絶縁された取付穴2
2は、図2の開口部12およびピン19によって作られ
る。図2の合せピン18の結果生じる複数の合せ穴23
は、ボディ21の表面からボディ21の一部を貫通して
伸びて、絶縁体13の一部を露出する。合せ穴23の直
径は絶縁体13の直径より小さいので、穴23と絶縁体
13との接合部に環境封止が形成されるのを助ける。
ように形成される降伏電圧の高い半導体パッケージ20
を示す。図3において、図1と同じ部分には同じ参照番
号を付けている。パッケージ20は、一方の端から複数
のリード26が延在しているボディ21を含む。パッケ
ージ20を貫通して伸びる電気的に絶縁された取付穴2
2は、図2の開口部12およびピン19によって作られ
る。図2の合せピン18の結果生じる複数の合せ穴23
は、ボディ21の表面からボディ21の一部を貫通して
伸びて、絶縁体13の一部を露出する。合せ穴23の直
径は絶縁体13の直径より小さいので、穴23と絶縁体
13との接合部に環境封止が形成されるのを助ける。
【0012】絶縁体13はパッケージ20を封止するの
みならず、パッケージ20の降伏電圧をも増加する。た
とえば絶縁体13なしに形成されたパッケージは最大降
伏電圧約1,500vを提供する。絶縁体13を含むよ
うに形成されたパッケージ20は最低降伏電圧が3,0
00vを越える。その結果、絶縁体13はパッケージ2
0の降伏電圧を少なくとも倍増する。
みならず、パッケージ20の降伏電圧をも増加する。た
とえば絶縁体13なしに形成されたパッケージは最大降
伏電圧約1,500vを提供する。絶縁体13を含むよ
うに形成されたパッケージ20は最低降伏電圧が3,0
00vを越える。その結果、絶縁体13はパッケージ2
0の降伏電圧を少なくとも倍増する。
【0013】ここにおいて、降伏電圧の高い新規のパッ
ケージが提供されることが認められよう。リードフレー
ム上に配置された絶縁体は、パッケージの信頼性および
寿命を改良する環境封止を形成しやすくする。また絶縁
体はリードフレームを電気的に絶縁し、これによってパ
ッケージの降伏電圧を高める。絶縁体は貯蔵寿命が長
く、接着が簡単である。そのためパッケージのコストが
低くなる。
ケージが提供されることが認められよう。リードフレー
ム上に配置された絶縁体は、パッケージの信頼性および
寿命を改良する環境封止を形成しやすくする。また絶縁
体はリードフレームを電気的に絶縁し、これによってパ
ッケージの降伏電圧を高める。絶縁体は貯蔵寿命が長
く、接着が簡単である。そのためパッケージのコストが
低くなる。
【図1】本発明に基づくリードフレームの斜視図を示
す。
す。
【図2】本発明に基づくパッケージ・ボディをモールド
する工程中の図1のリードフレームを示す。
する工程中の図1のリードフレームを示す。
【図3】本発明に基づく図1のリードフレームを含む半
導体パッケージを示す。
導体パッケージを示す。
10 リードフレーム 11 フラグ 12 開口部 13 絶縁体 14 一時サポート・ストリップ 16 半導体ダイ 17 モールド 18 合せピン 19 取付ピン 20 パッケージ 22 取付穴 23 合せ穴 26 リード 27 チェースまたはランナ 28 空洞
Claims (3)
- 【請求項1】 絶縁半導体パッケージであって、前記パ
ッケージは:表面を有するフラグ(11)を有するリー
ドフレーム(10);前記フラグ(11)の表面に付着
された半導体ダイ(16);前記フラグ(11)を貫通
する開口部(12);粘着フィルムによって前記フラグ
(11)の表面に付着された複数の円形絶縁体(13)
であって、前記複数の円形絶縁体の表面に対して垂直な
面が、前記開口部(12)と前記半導体ダイ(16)と
の間に位置する複数の円形絶縁体(13);前記リード
フレーム(10)を封入するボディ(21);前記ボデ
ィ(21)を貫通する取付穴(22)であって、前記取
付穴は前記開口部(12)と同心状にあって、前記開口
部よりも直径が小さい取付穴(22);前記ボディ(2
1)の表面から前記複数の円形絶縁体(13)の一つま
で伸びており、これによって前記複数の円形絶縁体(1
3)の一つの一部を露出する合せ穴(23)であって、
前記合せ穴(23)の直径は前記複数の円形絶縁体の一
つの直径よりも小さくなっていて、前記ボディが前記複
数の円形絶縁体の一つにオーバーラップする合せ穴(2
3);前記ボディ(21)と、前記複数の円形絶縁体
(13)の一つとの接合部における環境封止であって、
前記環境封止は、前記リードフレーム(10)を、前記
ボディの外部環境から封止する環境封止;および前記ボ
ディ(21)の一つの端部から延在する複数のリード
(26)であって、前記ボディの前記端部は前記取付穴
の近くの端部の反対側にある複数のリード(26);に
よって構成されることを特徴とする絶縁半導体パッケー
ジ。 - 【請求項2】 封入半導体パッケージであって、前記パ
ッケージは:前記パッケージの封入材の中に合せピンが
作った開口部(23)であって、前記封入材(21)に
よって囲まれている前記開口部(23)は、フラグ(1
1)部分まで伸びており、また絶縁材が前記開口部(2
3)の下の前記フラグ部分の上に位置する開口部(2
3);によって構成されることを特徴とする封入半導体
パッケージ。 - 【請求項3】 前記絶縁材が、厚さ約0.02〜0.0
5ミリメートルおよび直径約1.2ミクロンであること
を特徴とする請求項2記載の半導体パッケージ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US898641 | 1986-08-25 | ||
US07/898,641 US5309027A (en) | 1992-06-15 | 1992-06-15 | Encapsulated semiconductor package having protectant circular insulators |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0653358A true JPH0653358A (ja) | 1994-02-25 |
Family
ID=25409796
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5141265A Pending JPH0653358A (ja) | 1992-06-15 | 1993-05-21 | 絶縁半導体パッケージ |
Country Status (4)
Country | Link |
---|---|
US (1) | US5309027A (ja) |
EP (1) | EP0574662A3 (ja) |
JP (1) | JPH0653358A (ja) |
CN (1) | CN1080091A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003031736A (ja) * | 2001-07-13 | 2003-01-31 | Hitachi Ltd | 半導体装置およびその製造方法 |
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JPH08139113A (ja) * | 1994-11-09 | 1996-05-31 | Mitsubishi Electric Corp | 樹脂封止型半導体装置 |
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US5939775A (en) * | 1996-11-05 | 1999-08-17 | Gcb Technologies, Llc | Leadframe structure and process for packaging intergrated circuits |
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EP0887850A3 (en) | 1997-06-23 | 2001-05-02 | STMicroelectronics, Inc. | Lead-frame forming for improved thermal performance |
US6476481B2 (en) | 1998-05-05 | 2002-11-05 | International Rectifier Corporation | High current capacity semiconductor device package and lead frame with large area connection posts and modified outline |
KR200168178Y1 (ko) * | 1999-08-27 | 2000-02-15 | 광전자주식회사 | 파워 패키지 리드 프레임 |
US20030151120A1 (en) * | 2000-06-28 | 2003-08-14 | Hundt Michael J. | Lead-frame forming for improved thermal performance |
US20040109525A1 (en) * | 2002-12-09 | 2004-06-10 | Chieng Koc Vai Chieng Aka Michael | Automatic chip counting system (process) |
US7923827B2 (en) * | 2005-07-28 | 2011-04-12 | Infineon Technologies Ag | Semiconductor module for a switched-mode power supply and method for its assembly |
CN101646238B (zh) * | 2008-08-05 | 2012-08-15 | 华为技术有限公司 | 一种网络资源配置的方法、设备和系统 |
US20130108829A1 (en) * | 2011-10-26 | 2013-05-02 | Ronald M. Smith | Stamped feature for visual pattern recognition |
US11107746B2 (en) * | 2016-02-09 | 2021-08-31 | Mitsubishi Electric Corporation | Power semiconductor apparatus and manufacturing method therefor |
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Publication number | Priority date | Publication date | Assignee | Title |
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JPS59135753A (ja) * | 1983-01-25 | 1984-08-04 | Toshiba Corp | 半導体装置とその製造方法 |
JPS6188535A (ja) * | 1984-10-08 | 1986-05-06 | Nec Corp | 半導体装置の製造方法 |
EP0257681A3 (en) * | 1986-08-27 | 1990-02-07 | STMicroelectronics S.r.l. | Method for manufacturing plastic encapsulated semiconductor devices and devices obtained thereby |
JPH0815165B2 (ja) * | 1987-09-17 | 1996-02-14 | 株式会社東芝 | 樹脂絶縁型半導体装置の製造方法 |
JPH01133329A (ja) * | 1987-11-19 | 1989-05-25 | Sanyo Electric Co Ltd | 樹脂封止型半導体装置の製造方法 |
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JPH04192351A (ja) * | 1990-11-22 | 1992-07-10 | Hitachi Ltd | 半導体装置及びその形成方法 |
-
1992
- 1992-06-15 US US07/898,641 patent/US5309027A/en not_active Expired - Fee Related
-
1993
- 1993-04-05 EP EP19930105658 patent/EP0574662A3/en not_active Withdrawn
- 1993-05-21 JP JP5141265A patent/JPH0653358A/ja active Pending
- 1993-06-14 CN CN93107299A patent/CN1080091A/zh not_active Withdrawn
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003031736A (ja) * | 2001-07-13 | 2003-01-31 | Hitachi Ltd | 半導体装置およびその製造方法 |
Also Published As
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---|---|
CN1080091A (zh) | 1993-12-29 |
EP0574662A3 (en) | 1994-05-25 |
US5309027A (en) | 1994-05-03 |
EP0574662A2 (en) | 1993-12-22 |
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