JPH0629539A - 半導体デバイス - Google Patents
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- JPH0629539A JPH0629539A JP5079668A JP7966893A JPH0629539A JP H0629539 A JPH0629539 A JP H0629539A JP 5079668 A JP5079668 A JP 5079668A JP 7966893 A JP7966893 A JP 7966893A JP H0629539 A JPH0629539 A JP H0629539A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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Abstract
(57)【要約】
【構成】 第１主電極（４）への電流通路を与えると共
に複数の能動デバイスセル（５）を支持する第１領域を
有する半導体本体を具え、これら能動デバイスセル（５
ａ）の大多数を第２主電極（６）に接続して第１及び第
２主電極間にデバイスの主電流通路を構成し、且つ少な
くとも一つの残りの能動デバイスセル（５ｂ）をモニタ
セルとし、該セルをモニタ電極（７）に接続して第１主
電極とモニタ電極との間にデバイスのモニタ電流通路を
構成して成る半導体デバイスである。本発明では前記少
なくとも一つのモニタセル（５ｂ）を大多数の能動デバ
イスセル（５ａ）より故障しやすいようにこれら能動デ
バイスセルと相異させて形成する。 【効果】 デバイスの差し迫った故障の早期警報を発生
させて救済動作を早期にとらせてデバイス全体の故障を
防止することができる。
に複数の能動デバイスセル（５）を支持する第１領域を
有する半導体本体を具え、これら能動デバイスセル（５
ａ）の大多数を第２主電極（６）に接続して第１及び第
２主電極間にデバイスの主電流通路を構成し、且つ少な
くとも一つの残りの能動デバイスセル（５ｂ）をモニタ
セルとし、該セルをモニタ電極（７）に接続して第１主
電極とモニタ電極との間にデバイスのモニタ電流通路を
構成して成る半導体デバイスである。本発明では前記少
なくとも一つのモニタセル（５ｂ）を大多数の能動デバ
イスセル（５ａ）より故障しやすいようにこれら能動デ
バイスセルと相異させて形成する。 【効果】 デバイスの差し迫った故障の早期警報を発生
させて救済動作を早期にとらせてデバイス全体の故障を
防止することができる。
Description
【０００１】
【産業上の利用分野】本発明は、第１主電極への電流通
路を与えると共に複数の能動デバイスセルを支持する第
１領域を有する半導体本体を具え、これら能動デバイス
セルの大多数を第２主電極に接続して第１及び第２主電
極間にデバイスの主電流通路を構成し、且つ少なくとも
一つの残りの能動デバイスセルをモニタセルとし、該セ
ルをモニタ電極に接続して第１主電極とモニタ電極との
間にデバイスのモニタ電流通路を構成して成る半導体デ
バイスに関するものである。
路を与えると共に複数の能動デバイスセルを支持する第
１領域を有する半導体本体を具え、これら能動デバイス
セルの大多数を第２主電極に接続して第１及び第２主電
極間にデバイスの主電流通路を構成し、且つ少なくとも
一つの残りの能動デバイスセルをモニタセルとし、該セ
ルをモニタ電極に接続して第１主電極とモニタ電極との
間にデバイスのモニタ電流通路を構成して成る半導体デ
バイスに関するものである。
【０００２】
【従来の技術】このようなデバイスは米国特許第４７８
３６９０号に提案されており、他の種々の刊行物、例え
ば米国特許第４５５３０８４号、同第４１３６３５４号
及び同第４８９３１５８号に開示されている。
３６９０号に提案されており、他の種々の刊行物、例え
ば米国特許第４５５３０８４号、同第４１３６３５４号
及び同第４８９３１５８号に開示されている。
【０００３】上記刊行物に示されているように、少なく
とも一つのモニタセルを流れる電流は能動デバイス全体
を流れる電流の目安を与え、デバイスの電流をその動作
中モニタすることができる。更に、少なくとも一つのモ
ニタセルを流れる電流は、この検出電流が基準限界値を
越えるとき能動デバイスをスイッチオフさせる信号を発
生させるのに使用することもできる。例えば、能動デバ
イスがパワーＭＯＳＦＥＴ又はＩＧＢＴ（絶縁ゲートバ
イポーラトランジスタ）である場合には、米国特許第４
８９３１５８号に記載されているように、検出電流を用
いて能動デバイスへのゲート電圧を減少させる信号を発
生させることができる。このような回路は、その安全動
作領域（ＳＯＡ）の限界値に達する際にデバイスをスイ
ッチオフさせるのに用いることができる。
とも一つのモニタセルを流れる電流は能動デバイス全体
を流れる電流の目安を与え、デバイスの電流をその動作
中モニタすることができる。更に、少なくとも一つのモ
ニタセルを流れる電流は、この検出電流が基準限界値を
越えるとき能動デバイスをスイッチオフさせる信号を発
生させるのに使用することもできる。例えば、能動デバ
イスがパワーＭＯＳＦＥＴ又はＩＧＢＴ（絶縁ゲートバ
イポーラトランジスタ）である場合には、米国特許第４
８９３１５８号に記載されているように、検出電流を用
いて能動デバイスへのゲート電圧を減少させる信号を発
生させることができる。このような回路は、その安全動
作領域（ＳＯＡ）の限界値に達する際にデバイスをスイ
ッチオフさせるのに用いることができる。
【０００４】
【発明が解決しようとする課題】しかし、このような過
電流の検出はデバイスが既に故障し始めているときにの
み生じるため、検出過電流に応答して行われる救済作
用、例えばパワーＭＯＳＦＥＴ又はＩＧＢＴの場合には
ゲート電圧の低減がすぐに行われず、デバイスの故障を
防ぐことができない惧れがある。
電流の検出はデバイスが既に故障し始めているときにの
み生じるため、検出過電流に応答して行われる救済作
用、例えばパワーＭＯＳＦＥＴ又はＩＧＢＴの場合には
ゲート電圧の低減がすぐに行われず、デバイスの故障を
防ぐことができない惧れがある。
【０００５】本発明の目的は差し迫ったデバイス故障に
対し早期警報を発生し得る半導体デバイスを提供するこ
とにある。
対し早期警報を発生し得る半導体デバイスを提供するこ
とにある。
【０００６】
【課題を解決するための手段】本発明は、第１主電極へ
の電流通路を与えると共に複数の能動デバイスセルを支
持する第１領域を有する半導体本体を具え、これら能動
デバイスセルの大多数を第２主電極に接続して第１及び
第２主電極間にデバイスの主電流通路を構成し、且つ少
なくとも一つの残りの能動デバイスセルをモニタセルと
し、該セルをモニタ電極に接続して第１主電極とモニタ
電極との間にデバイスのモニタ電流通路を構成して成る
半導体デバイスににおいて、前記少なくとも一つのモニ
タセルを前記大多数の能動デバイスセルと相違させてこ
れら能動デバイスセルより故障しやすく形成したことを
特徴とする。
の電流通路を与えると共に複数の能動デバイスセルを支
持する第１領域を有する半導体本体を具え、これら能動
デバイスセルの大多数を第２主電極に接続して第１及び
第２主電極間にデバイスの主電流通路を構成し、且つ少
なくとも一つの残りの能動デバイスセルをモニタセルと
し、該セルをモニタ電極に接続して第１主電極とモニタ
電極との間にデバイスのモニタ電流通路を構成して成る
半導体デバイスににおいて、前記少なくとも一つのモニ
タセルを前記大多数の能動デバイスセルと相違させてこ
れら能動デバイスセルより故障しやすく形成したことを
特徴とする。
【０００７】本発明半導体デバイスでは、前記少なくと
も一つのモニタセルが残りの能動デバイスセルよりも故
障し易い。従って、動作中にデバイスがその安全動作領
域（ＳＯＡ）の限界値に近づくと、前記少なくとも一つ
のモニタセルが既に故障し始めているため、残りの能動
セルより高い電流を流し、従ってデバイスの故障阻止に
使用し得る信号を発生させることができる。
も一つのモニタセルが残りの能動デバイスセルよりも故
障し易い。従って、動作中にデバイスがその安全動作領
域（ＳＯＡ）の限界値に近づくと、前記少なくとも一つ
のモニタセルが既に故障し始めているため、残りの能動
セルより高い電流を流し、従ってデバイスの故障阻止に
使用し得る信号を発生させることができる。
【０００８】本発明の一例では、主電流通路を流れる電
流とモニタ電流通路を流れる電流とを比較する手段が設
けられ、前記少なくとも一つのモニタセルの故障の開始
を検出することができるようにする。これは、デバイス
電流が許容し得ない限界値に近づき始めたことを決定す
る比較的簡単な方法を提供する。比較手段の出力を用い
て能動デバイスの駆動電圧を制御して、例えばデバイス
を検出故障状態に応じてスイッチオン又はスイッチオフ
させることができる。
流とモニタ電流通路を流れる電流とを比較する手段が設
けられ、前記少なくとも一つのモニタセルの故障の開始
を検出することができるようにする。これは、デバイス
電流が許容し得ない限界値に近づき始めたことを決定す
る比較的簡単な方法を提供する。比較手段の出力を用い
て能動デバイスの駆動電圧を制御して、例えばデバイス
を検出故障状態に応じてスイッチオン又はスイッチオフ
させることができる。
【０００９】他の例では、モニタ電極と直列にモニタ抵
抗が設けられ、このモニタ抵抗両端間の電圧に応答し
て、前記少なくとも一つのモニタセルの電流が所定値を
越えるとき、能動デバイスの制御電極への駆動電圧を減
少させる手段、例えばトランジスタを設けることができ
る。このような構成は一層速く応答して電流制限を行い
得る。
抗が設けられ、このモニタ抵抗両端間の電圧に応答し
て、前記少なくとも一つのモニタセルの電流が所定値を
越えるとき、能動デバイスの制御電極への駆動電圧を減
少させる手段、例えばトランジスタを設けることができ
る。このような構成は一層速く応答して電流制限を行い
得る。
【００１０】各能動デバイスセルは前記第１領域と第２
領域との間の導通チャネル領域を覆う絶縁ゲートを有す
る絶縁ゲート電界効果トランジスタセルを具え、前記第
２主電極が前記大多数の能動デバイスセルの第２領域に
接続され、前記モニタ電極が前記少なくとも一つのモニ
タセルの第２領域に接続され、且つ前記絶縁ゲートに、
前記第１及び第２領域間の導通チャネル領域を制御する
ための絶縁ゲート電極が接続され、前記少なくとも一つ
のモニタセルが前記大多数の能動デバイスセルより寄生
バイポーラ作用により故障しやすく形成されているもの
とすることができる。
領域との間の導通チャネル領域を覆う絶縁ゲートを有す
る絶縁ゲート電界効果トランジスタセルを具え、前記第
２主電極が前記大多数の能動デバイスセルの第２領域に
接続され、前記モニタ電極が前記少なくとも一つのモニ
タセルの第２領域に接続され、且つ前記絶縁ゲートに、
前記第１及び第２領域間の導通チャネル領域を制御する
ための絶縁ゲート電極が接続され、前記少なくとも一つ
のモニタセルが前記大多数の能動デバイスセルより寄生
バイポーラ作用により故障しやすく形成されているもの
とすることができる。
【００１１】各能動デバイスセルは、第１及び第２領域
が同一の導電型であり、各第２領域が第１領域から反対
導電型の各別の本体領域で分離され、該本体領域が絶縁
ゲートと相まって第１及び第２領域間の導通チャネル領
域を構成し、いわゆるＤＭＯＳ型の絶縁ゲート電界効果
装置に構成することができる。
が同一の導電型であり、各第２領域が第１領域から反対
導電型の各別の本体領域で分離され、該本体領域が絶縁
ゲートと相まって第１及び第２領域間の導通チャネル領
域を構成し、いわゆるＤＭＯＳ型の絶縁ゲート電界効果
装置に構成することができる。
【００１２】前記大多数の能動デバイスセルの各々の前
記本体領域には寄生バイポーラ作用を禁止するための比
較的高ドープの補助領域を設けるが、前記少なくとも一
つのモニタセルからはこの比較的高ドープの補助領域を
省略して前記少なくとも一つのモニタセルを寄生バイポ
ーラ作用により故障しやすくすることができる。
記本体領域には寄生バイポーラ作用を禁止するための比
較的高ドープの補助領域を設けるが、前記少なくとも一
つのモニタセルからはこの比較的高ドープの補助領域を
省略して前記少なくとも一つのモニタセルを寄生バイポ
ーラ作用により故障しやすくすることができる。
【００１３】前記大多数の能動デバイスセルの各々の前
記本体領域の所定の表面部分をその第２領域に電気的に
短絡させ、前記少なくとも一個のモニタセルの本体領域
の、前記所定の表面部分より小さい所定の表面部分をそ
の第２領域に電気的に短絡させて、前記少なくとも一つ
のモニタを寄生バイポーラ作用により降伏しやすくする
ことができる。前記少なくとも一つのモニタセルを前記
大多数の能動デバイスセルが占めるエリアの最外周縁に
設けてより速い降伏を生ずるようにすることもできる。
記本体領域の所定の表面部分をその第２領域に電気的に
短絡させ、前記少なくとも一個のモニタセルの本体領域
の、前記所定の表面部分より小さい所定の表面部分をそ
の第２領域に電気的に短絡させて、前記少なくとも一つ
のモニタを寄生バイポーラ作用により降伏しやすくする
ことができる。前記少なくとも一つのモニタセルを前記
大多数の能動デバイスセルが占めるエリアの最外周縁に
設けてより速い降伏を生ずるようにすることもできる。
【００１４】前記少なくとも一つのモニタセルは能動デ
バイスセルと異なる幾何形状にすることができる。例え
ば、全セルを絶縁ゲート電界効果デバイスセルとし、前
記少なくとも一つのモニタセルの本体領域には能動デバ
イスセルより強く湾曲した部分を設けてこれらモニタセ
ルを一層降伏しやすくすることができる。
バイスセルと異なる幾何形状にすることができる。例え
ば、全セルを絶縁ゲート電界効果デバイスセルとし、前
記少なくとも一つのモニタセルの本体領域には能動デバ
イスセルより強く湾曲した部分を設けてこれらモニタセ
ルを一層降伏しやすくすることができる。
【００１５】能動デバイスセルが、能動デバイスエリア
を構成し、該エリアを取り囲む周縁能動デバイスセルの
各々がこれら周縁能動デバイスセルの降伏を禁止する一
体のガード領域を有するものとすることができる。この
場合には、前記少なくとも一つのモニタセルを能動デバ
イスエリアの周縁に、一体のガード領域を省略して設け
ることができる。
を構成し、該エリアを取り囲む周縁能動デバイスセルの
各々がこれら周縁能動デバイスセルの降伏を禁止する一
体のガード領域を有するものとすることができる。この
場合には、前記少なくとも一つのモニタセルを能動デバ
イスエリアの周縁に、一体のガード領域を省略して設け
ることができる。
【００１６】能動デバイスセルが第１の規則正しいアレ
ーを構成し、複数個のモニタセルが第２の規則正しいア
レーを構成し、第２のアレーが第１のアレーから、第１
アレー内の能動デバイスセルの離間隔より大きい距離だ
け離間した構成にすることもできる。この場合、第２ア
レー内のモニタセルを第１アレー内の能動デバイスセル
の離間隔より大きい距離で互いに離間させることができ
る。
ーを構成し、複数個のモニタセルが第２の規則正しいア
レーを構成し、第２のアレーが第１のアレーから、第１
アレー内の能動デバイスセルの離間隔より大きい距離だ
け離間した構成にすることもできる。この場合、第２ア
レー内のモニタセルを第１アレー内の能動デバイスセル
の離間隔より大きい距離で互いに離間させることができ
る。
【００１７】前記第１領域は第１領域内に少数キャリア
を注入する反対導電型の少なくとも一つの他の領域とｐ
ｎ接合を形成するものとすることができ、絶縁ゲードデ
バイスの場合には絶縁ゲートバイポーラトランジスタ
（ＩＧＢＴ）を形成することができる。
を注入する反対導電型の少なくとも一つの他の領域とｐ
ｎ接合を形成するものとすることができ、絶縁ゲードデ
バイスの場合には絶縁ゲートバイポーラトランジスタ
（ＩＧＢＴ）を形成することができる。
【００１８】
【実施例】図面につき本発明の実施例を説明する。図１
〜７及び図１０〜１１は単なる線図であって正しいスケ
ールで描いてなく、明瞭のために種々の層の厚さのよう
な相対寸法を大きく拡大してある。全図を通して対応す
る部分には同一の参照番号を付してある。
〜７及び図１０〜１１は単なる線図であって正しいスケ
ールで描いてなく、明瞭のために種々の層の厚さのよう
な相対寸法を大きく拡大してある。全図を通して対応す
る部分には同一の参照番号を付してある。
【００１９】図面につき説明すると、半導体デバイス１
は、第１主電極４への電流通路を与えると共に複数個の
能動デバイスセル５を支持する第１領域３を有する半導
体本体２を具え、これら能動デバイスセルの大多数５ａ
を第２主電極６に接続して第１及び第２主電極４及び６
間にデバイスの主電流通路を与え、且つ少なくとも一つ
の残りの能動デバイスセルをモニタセル５ｂとし、この
セルをモニタ電極７に接続して第１主電極４及びモニタ
電極７間にデバイスのモニタ電流通路を与えるように構
成されている。本発明では、前記少なくとも一つのモニ
タセル５ｂを大多数の能動デバイスセル５ａよりも故障
しやすいようにこれら能動デバイスセルと相違させて形
成する。
は、第１主電極４への電流通路を与えると共に複数個の
能動デバイスセル５を支持する第１領域３を有する半導
体本体２を具え、これら能動デバイスセルの大多数５ａ
を第２主電極６に接続して第１及び第２主電極４及び６
間にデバイスの主電流通路を与え、且つ少なくとも一つ
の残りの能動デバイスセルをモニタセル５ｂとし、この
セルをモニタ電極７に接続して第１主電極４及びモニタ
電極７間にデバイスのモニタ電流通路を与えるように構
成されている。本発明では、前記少なくとも一つのモニ
タセル５ｂを大多数の能動デバイスセル５ａよりも故障
しやすいようにこれら能動デバイスセルと相違させて形
成する。
【００２０】このように、モニタセル５ｂが故障しやす
くされているため、大多数の能動デバイスセル５ａが故
障する前にモニタセル５ｂが故障するので、デバイスの
差し迫った故障の早期警報を発生させてデバイス全体の
故障を防止する救済動作を早期に実行させることができ
る。
くされているため、大多数の能動デバイスセル５ａが故
障する前にモニタセル５ｂが故障するので、デバイスの
差し迫った故障の早期警報を発生させてデバイス全体の
故障を防止する救済動作を早期に実行させることができ
る。
【００２１】図１は本発明を具体化した半導体デバイス
１の一部分の平面図である。本例では、半導体デバイス
１は縦形パワーＭＯＳＦＥＴ又は絶縁ゲートバイポーラ
トランジスタ（ＩＧＢＴ）であるものとすることができ
る。一般に使われているように、ここでも“縦形”とは
デバイス１が形成された半導体本体２の２つの対向主表
面間に主電流通路が存在することを意味する。
１の一部分の平面図である。本例では、半導体デバイス
１は縦形パワーＭＯＳＦＥＴ又は絶縁ゲートバイポーラ
トランジスタ（ＩＧＢＴ）であるものとすることができ
る。一般に使われているように、ここでも“縦形”とは
デバイス１が形成された半導体本体２の２つの対向主表
面間に主電流通路が存在することを意味する。
【００２２】図２は本発明半導体デバイスに使用し得る
能動デバイスセル５ａの代表的な例の断面構造を示す半
導体本体２の一部分の断面図である。図２の断面は半導
体本体の周縁に隣接する部分の断面であり、ノーマル能
動デバイスセル５ａ及び周縁デバイスセル５ａ′を示
す。
能動デバイスセル５ａの代表的な例の断面構造を示す半
導体本体２の一部分の断面図である。図２の断面は半導
体本体の周縁に隣接する部分の断面であり、ノーマル能
動デバイスセル５ａ及び周縁デバイスセル５ａ′を示
す。
【００２３】半導体本体２は比較的高ドープの単結晶、
一般にシリコンの基板２ａを具え、その上に第１領域３
が比較的低ドープのエピタキシャル層として設けられて
いる。デバイス１がＭＯＳＦＥＴである場合には、基板
２ａ及びエピタキシャル層３が相まってドレイン領域を
形成し、これらは同一の導電型、本例ではｎ導電型であ
る。デバイス１がＩＧＢＴである場合には、基板２ａが
アノード領域を形成し、反対導電型、本例ではｐ導電型
である。図に示してないが、ＩＧＢＴ構造の場合には、
一導電型、本例ではｎ導電型の個別の領域を基板２ａに
貫通させてアノード短絡構造を与えることもできる。第
１主電極４は基板２ａ上に設けられ、これとオーム接触
する。
一般にシリコンの基板２ａを具え、その上に第１領域３
が比較的低ドープのエピタキシャル層として設けられて
いる。デバイス１がＭＯＳＦＥＴである場合には、基板
２ａ及びエピタキシャル層３が相まってドレイン領域を
形成し、これらは同一の導電型、本例ではｎ導電型であ
る。デバイス１がＩＧＢＴである場合には、基板２ａが
アノード領域を形成し、反対導電型、本例ではｐ導電型
である。図に示してないが、ＩＧＢＴ構造の場合には、
一導電型、本例ではｎ導電型の個別の領域を基板２ａに
貫通させてアノード短絡構造を与えることもできる。第
１主電極４は基板２ａ上に設けられ、これとオーム接触
する。
【００２４】本例では、デバイス１はＤＭＯＳ型であ
り、各能動デバイスセル５ａは第１領域３内に形成され
た一導電型の各別の第２領域８を具え、各第２領域は反
対導電型の導通チャネル領域用第３（本体）領域９によ
り第１領域３から分離されている。第２及び第３領域８
及び９は絶縁ゲート構造１０に対し既知のように自己整
合させて、各第３領域の導通チャネル領域１１が絶縁ゲ
ート構造１０のそれぞれの部分の下に位置するようにす
る。一般に、絶縁ゲート構造１０は熱酸化層１０ａを具
え、その上にドープ多結晶シリコン層１０ｂが設けられ
る。
り、各能動デバイスセル５ａは第１領域３内に形成され
た一導電型の各別の第２領域８を具え、各第２領域は反
対導電型の導通チャネル領域用第３（本体）領域９によ
り第１領域３から分離されている。第２及び第３領域８
及び９は絶縁ゲート構造１０に対し既知のように自己整
合させて、各第３領域の導通チャネル領域１１が絶縁ゲ
ート構造１０のそれぞれの部分の下に位置するようにす
る。一般に、絶縁ゲート構造１０は熱酸化層１０ａを具
え、その上にドープ多結晶シリコン層１０ｂが設けられ
る。
【００２５】図２に示す例では、各第３領域９は、絶縁
ゲート構造１０のパターン化前に適切なマスクを使用し
て形成された比較的高ドープの比較的深い補助領域９ｂ
を有している。図示してないが、各第３領域は、絶縁ゲ
ート構造１０のパターン化後に不純物導入により形成し
た別の比較的高ドープの補助領域を有することもでき
る。しかし、この不純物導入中絶縁ゲート構造１０のパ
ターン化に使用したフォトレジストマスク（図示せず）
をそのまま位置させて、この別の比較的高ドープの補助
領域はマスクに整合するが絶縁ゲート構造１０のパター
ン化中に生じたゲートのアンダーエッチのために絶縁ゲ
ート構造１０の縁から僅かに離間されるようにする。
ゲート構造１０のパターン化前に適切なマスクを使用し
て形成された比較的高ドープの比較的深い補助領域９ｂ
を有している。図示してないが、各第３領域は、絶縁ゲ
ート構造１０のパターン化後に不純物導入により形成し
た別の比較的高ドープの補助領域を有することもでき
る。しかし、この不純物導入中絶縁ゲート構造１０のパ
ターン化に使用したフォトレジストマスク（図示せず）
をそのまま位置させて、この別の比較的高ドープの補助
領域はマスクに整合するが絶縁ゲート構造１０のパター
ン化中に生じたゲートのアンダーエッチのために絶縁ゲ
ート構造１０の縁から僅かに離間されるようにする。
【００２６】各第３領域９は比較的低ドープの補助領域
９ａを有し、この領域は第２領域８と同様に、絶縁ゲー
ト構造１０のパターン化後に不純物導入により形成して
この領域が絶縁ゲート構造１０と整合するようにする。
図２に示す例は比較的低ドープの補助領域９ａを自動的
に整合させることができる利点を有する。
９ａを有し、この領域は第２領域８と同様に、絶縁ゲー
ト構造１０のパターン化後に不純物導入により形成して
この領域が絶縁ゲート構造１０と整合するようにする。
図２に示す例は比較的低ドープの補助領域９ａを自動的
に整合させることができる利点を有する。
【００２７】周縁デバイスセル５ａ′は、他の能動デバ
イスセル５ａとほぼ同一であるが、セル５ａ′ではその
外周縁部から補助領域９ａを省略し（或いはこの領域を
過剰ドープし）、セルの外周縁部が比較的深く比較的高
ドープのｐ導電型領域９ｂ′で形成されるようにする。
イスセル５ａとほぼ同一であるが、セル５ａ′ではその
外周縁部から補助領域９ａを省略し（或いはこの領域を
過剰ドープし）、セルの外周縁部が比較的深く比較的高
ドープのｐ導電型領域９ｂ′で形成されるようにする。
【００２８】絶縁層１２を絶縁ゲート構造１０上に設
け、これに窓を開けて次の金属化により絶縁ゲート構造
１０と接触するゲート電極Ｄ（図示せず）及び第２領域
８と接触する第２主電極６を設ける。更に第２主電極６
によって第２領域８を第３領域９に電気的に短絡する。
本例ではこれを、慣例のフォトリソグラフィ及びエッチ
ング処理を用いて第２領域８の中心部に孔を形成して第
３領域９の中心部９′を露出させることにより達成して
いる。
け、これに窓を開けて次の金属化により絶縁ゲート構造
１０と接触するゲート電極Ｄ（図示せず）及び第２領域
８と接触する第２主電極６を設ける。更に第２主電極６
によって第２領域８を第３領域９に電気的に短絡する。
本例ではこれを、慣例のフォトリソグラフィ及びエッチ
ング処理を用いて第２領域８の中心部に孔を形成して第
３領域９の中心部９′を露出させることにより達成して
いる。
【００２９】図１に示す平面図において、第２主電極６
（ソース又はカソード金属層）は図を明瞭にするために
絶縁層１２とともに省略してある。しかし、第２主電極
６の縁６ａを破線で示してある。
（ソース又はカソード金属層）は図を明瞭にするために
絶縁層１２とともに省略してある。しかし、第２主電極
６の縁６ａを破線で示してある。
【００３０】図１から明らかなように、デバイス１は、
第１及び第２主電極４及び６及び絶縁ゲート構造１０の
電極（図示せず）により並列に接続された多数（代表的
には数百〜数千）の能動デバイスセル５ａ（周縁能動デ
バイスセルは５ａ′で図示されている）を有している。
第１及び第２主電極４及び６及び絶縁ゲート構造１０の
電極（図示せず）により並列に接続された多数（代表的
には数百〜数千）の能動デバイスセル５ａ（周縁能動デ
バイスセルは５ａ′で図示されている）を有している。
【００３１】図１に示してないが、半導体デバイスの外
周縁（本例では周縁デバイスセル５ａ′で限界されてい
る）は、既知のように、例えばフィールドリリーフ (Ka
o ′s)リング及び／又はフィールドプレートのような任
意の形態のエッジ終端素子で囲むことができる。
周縁（本例では周縁デバイスセル５ａ′で限界されてい
る）は、既知のように、例えばフィールドリリーフ (Ka
o ′s)リング及び／又はフィールドプレートのような任
意の形態のエッジ終端素子で囲むことができる。
【００３２】第２主電極６を形成する金属層を、１個以
上（代表的には５〜１０個）のモニタセル５ｂが第２主
電極６から絶縁されるようにパターン化する。そして、
これらセル５ｂが同じ金属層から形成した別個の電極７
に接続されたものとする。この別個の電極７の周縁７ａ
を図１に破線で示してある。
上（代表的には５〜１０個）のモニタセル５ｂが第２主
電極６から絶縁されるようにパターン化する。そして、
これらセル５ｂが同じ金属層から形成した別個の電極７
に接続されたものとする。この別個の電極７の周縁７ａ
を図１に破線で示してある。
【００３３】上述したように、また例えば米国特許第４
７８３６９０号に詳細に検討されているように、これら
のセル５ｂ′及びそれらの関連する別個の電極７は電流
モニタセクションを構成し、これらセルを流れる電流は
デバイス１を流れる全電流の既知の割合（モニセル５ｂ
の数と能動デバイスセル５ａの数との比により決まる）
になる。
７８３６９０号に詳細に検討されているように、これら
のセル５ｂ′及びそれらの関連する別個の電極７は電流
モニタセクションを構成し、これらセルを流れる電流は
デバイス１を流れる全電流の既知の割合（モニセル５ｂ
の数と能動デバイスセル５ａの数との比により決まる）
になる。
【００３４】本発明ではモニタセル５ｂを大多数の能動
デバイスセル５ａと相違させ、特に一層故障し易いよう
に形成する。これは種々の方法で達成することができ
る。例えば、モニタセル５ｂを能動デバイスエリアの最
外周縁部に配置することにより一層故障し易くすること
ができる。この場合には、モニタセル５ｂを周縁デバイ
スセル５ａ′ではなくノーマル能動デバイスセル５ａと
同一に形成することにより、即ち比較的高ドープのガー
ドリング領域９ｂ′をモニタセル５ｂから省略して各モ
ニタセル５ｂが導通チャネル用補助領域９ａで終端する
外周縁を有するようにすることによってモニタセル５
ｂ′を一層故障しやすくすることができる。
デバイスセル５ａと相違させ、特に一層故障し易いよう
に形成する。これは種々の方法で達成することができ
る。例えば、モニタセル５ｂを能動デバイスエリアの最
外周縁部に配置することにより一層故障し易くすること
ができる。この場合には、モニタセル５ｂを周縁デバイ
スセル５ａ′ではなくノーマル能動デバイスセル５ａと
同一に形成することにより、即ち比較的高ドープのガー
ドリング領域９ｂ′をモニタセル５ｂから省略して各モ
ニタセル５ｂが導通チャネル用補助領域９ａで終端する
外周縁を有するようにすることによってモニタセル５
ｂ′を一層故障しやすくすることができる。
【００３５】図３及び４はモニタセル５ｂを一層故障し
やすくする他の方法を示す。図３は比較的高ドープの補
助領域９ｂが省略された２個のモニタセル５ｂを示す。
このようにすると、第２領域８の下側の第３領域９内の
電流通路の抵抗が一層高くなり、セル５ｂが寄生バイポ
ーラ作用により一層降伏し易くなる。
やすくする他の方法を示す。図３は比較的高ドープの補
助領域９ｂが省略された２個のモニタセル５ｂを示す。
このようにすると、第２領域８の下側の第３領域９内の
電流通路の抵抗が一層高くなり、セル５ｂが寄生バイポ
ーラ作用により一層降伏し易くなる。
【００３６】図４は、比較のために、一つの能動デバイ
スセル５ａと一つのモニタセル５ｂを示す。この能動デ
バイスセル５ａ及びモニタセル５ｂはそれぞれ図２及び
図３に示すものと、本例では各セルの中心部を第２領域
８の不純物導入からマスクして第２及び第３領域８及び
９との間に短絡部を形成する点を除いて類似の構造を有
する。本例でも比較的高ドープの補助領域９ｃを能動デ
バイスセル５ａに設けるが、モニタセル５ｂからは省略
すること勿論である。
スセル５ａと一つのモニタセル５ｂを示す。この能動デ
バイスセル５ａ及びモニタセル５ｂはそれぞれ図２及び
図３に示すものと、本例では各セルの中心部を第２領域
８の不純物導入からマスクして第２及び第３領域８及び
９との間に短絡部を形成する点を除いて類似の構造を有
する。本例でも比較的高ドープの補助領域９ｃを能動デ
バイスセル５ａに設けるが、モニタセル５ｂからは省略
すること勿論である。
【００３７】更に、モニタセル５ｂの第３領域９はノー
マルセル５ａと同様にして関連する第２領域８に短絡さ
せるが、短絡のために露出させる第３領域９の部分９′
をノーマルセルより小さくする。このことは電荷キャリ
アが金属層に到達するまで第２領域８の下側を走行しな
ければならない距離が増大し、これにより寄生バイポー
ラ作用によるモニタセルの降伏し易さが増大することを
意味する。これはこの場合には第２及び第３領域間のｐ
ｎ接合間に、第２領域８から第３領域へのキャリア放
出、本例では電子放出を生じさせてバイポーラ使用を開
始させるのに必要な0.7 Ｖの電圧降下が発生し易くなる
ためである。
マルセル５ａと同様にして関連する第２領域８に短絡さ
せるが、短絡のために露出させる第３領域９の部分９′
をノーマルセルより小さくする。このことは電荷キャリ
アが金属層に到達するまで第２領域８の下側を走行しな
ければならない距離が増大し、これにより寄生バイポー
ラ作用によるモニタセルの降伏し易さが増大することを
意味する。これはこの場合には第２及び第３領域間のｐ
ｎ接合間に、第２領域８から第３領域へのキャリア放
出、本例では電子放出を生じさせてバイポーラ使用を開
始させるのに必要な0.7 Ｖの電圧降下が発生し易くなる
ためである。
【００３８】必要に応じ、短絡はモニタセル５ｂから完
全に省くこともできるが、この場合にはこれらモニタセ
ルは寄生バイポーラ作用を受け易くなりすぎることが起
こり得る。
全に省くこともできるが、この場合にはこれらモニタセ
ルは寄生バイポーラ作用を受け易くなりすぎることが起
こり得る。
【００３９】図５はモニタセル５ｂを一層故障しやすく
する他の方法を説明するための図１に類似の平面図を示
す。本例では、モニタセル５ｂ（その数は例えば５〜１
０セルにし得る）を、モニタセル５ｂに隣接する能動デ
バイスセル５ａを省略することにより能動デバイスセル
５ａの規則正しいアレーから離間させる。
する他の方法を説明するための図１に類似の平面図を示
す。本例では、モニタセル５ｂ（その数は例えば５〜１
０セルにし得る）を、モニタセル５ｂに隣接する能動デ
バイスセル５ａを省略することにより能動デバイスセル
５ａの規則正しいアレーから離間させる。
【００４０】図５に示すように、モニタセル５ｂは規則
正しい二次元アレーに配置すると共に能動デバイスセル
５ａの離間隔より大きい間隔で離間させる。しかし、モ
ニタセル５ｂの規則正しいアレーは単一のラインアレー
又は他の任意の配列にすることができる。リニア配列
は、モニタセル配列の周囲長とその面積との比が大きく
なり、故障しやすさを増すために望ましい。モニタセル
５ｂの規則正しいアレーは図１に示す例のように半導体
デバイスの周縁に沿って延在させることができ、またデ
バイスセル５ａで占められる能動デバイスエリア内に位
置させることができる。モニタセル５ｂのアレーに隣接
するはずであった能動デバイスセル５ａの省略（及び必
要に応じモニタセル５ｂの離間隔の増大）により、能動
デバイスエリアの残部における隣接セル間に存在する寄
生ＪＦＥＴがモニタセル５ｂのアレー部分における寄生
ＪＦＥＴより先にピンチオフするようになり、能動デバ
イスセル５ａの電流通路が寄生ＪＦＥＴ作用によりピン
チオフされるとモニタセルアレーを流れる電流が増大し
続け、その結果モニタセルが一層故障しやすくなる。
正しい二次元アレーに配置すると共に能動デバイスセル
５ａの離間隔より大きい間隔で離間させる。しかし、モ
ニタセル５ｂの規則正しいアレーは単一のラインアレー
又は他の任意の配列にすることができる。リニア配列
は、モニタセル配列の周囲長とその面積との比が大きく
なり、故障しやすさを増すために望ましい。モニタセル
５ｂの規則正しいアレーは図１に示す例のように半導体
デバイスの周縁に沿って延在させることができ、またデ
バイスセル５ａで占められる能動デバイスエリア内に位
置させることができる。モニタセル５ｂのアレーに隣接
するはずであった能動デバイスセル５ａの省略（及び必
要に応じモニタセル５ｂの離間隔の増大）により、能動
デバイスエリアの残部における隣接セル間に存在する寄
生ＪＦＥＴがモニタセル５ｂのアレー部分における寄生
ＪＦＥＴより先にピンチオフするようになり、能動デバ
イスセル５ａの電流通路が寄生ＪＦＥＴ作用によりピン
チオフされるとモニタセルアレーを流れる電流が増大し
続け、その結果モニタセルが一層故障しやすくなる。
【００４１】モニタセル５ｂを取り囲む能動デバイスセ
ル５ａ″の周縁チャネル領域を流れる電流も能動デバイ
スセル５ａを流れる電流と同時にピンチオフされない点
に注意されたい。これらの能動デバイスセル５ａ″はモ
ニタセルアレーに含めることができ、或いは周縁ガード
リング９ｂ′を設けることができる。
ル５ａ″の周縁チャネル領域を流れる電流も能動デバイ
スセル５ａを流れる電流と同時にピンチオフされない点
に注意されたい。これらの能動デバイスセル５ａ″はモ
ニタセルアレーに含めることができ、或いは周縁ガード
リング９ｂ′を設けることができる。
【００４２】モニタセル５ｂは他の幾何形状変化、例え
ばモニタセル５ｂのサイズを能動デバイスセル５ａのサ
イズより大きくして、電荷キャリアが第２及び第３領域
８及び９を短絡する電極７が設けられた中心部分９′に
到達するまで第３領域９内を一層長い距離走行しなけれ
ばならないようにすることによって一層故障しやすくす
ることができる。
ばモニタセル５ｂのサイズを能動デバイスセル５ａのサ
イズより大きくして、電荷キャリアが第２及び第３領域
８及び９を短絡する電極７が設けられた中心部分９′に
到達するまで第３領域９内を一層長い距離走行しなけれ
ばならないようにすることによって一層故障しやすくす
ることができる。
【００４３】或いは又、セル形状、即ち第３領域９によ
り決まる形状を変更することができ、例えばこの形状を
一層強く湾曲した形状にして動作中に一層強い電界を受
け一層降伏しやい部分にすることができる。
り決まる形状を変更することができ、例えばこの形状を
一層強く湾曲した形状にして動作中に一層強い電界を受
け一層降伏しやい部分にすることができる。
【００４４】図６及び図７は能動デハイスセル５ａ及び
モニタセル５ｂのセル形状を示す平面図である。本例で
は、能動デバイスセル５ａは（かどを丸めた）正方形で
ある。これに対し、モニタセル５ｂの形状は糸巻形又は
４点星形に変形し、コーナ９ｄを強く屈曲させてデバイ
スの動作中に一層強い電界ストレスを受けやすいように
してある。能動デバイスセル５ａを他の形状、例えば円
形又は六角形にすることもできること勿論であり、この
場合にもモニタセル５ｂをこれらの形から、一層降伏し
やすくなるように変形した形（又は全く異なる形）にす
ることができる。これらの幾何形状変化は、当業者に明
らかなように、簡単なマスク変更により達成することが
できる。
モニタセル５ｂのセル形状を示す平面図である。本例で
は、能動デバイスセル５ａは（かどを丸めた）正方形で
ある。これに対し、モニタセル５ｂの形状は糸巻形又は
４点星形に変形し、コーナ９ｄを強く屈曲させてデバイ
スの動作中に一層強い電界ストレスを受けやすいように
してある。能動デバイスセル５ａを他の形状、例えば円
形又は六角形にすることもできること勿論であり、この
場合にもモニタセル５ｂをこれらの形から、一層降伏し
やすくなるように変形した形（又は全く異なる形）にす
ることができる。これらの幾何形状変化は、当業者に明
らかなように、簡単なマスク変更により達成することが
できる。
【００４５】モニタセル５ｂは上述した手段の任意の一
つ又は全部を使って寄生バイポーラ作用を生じ易くさせ
ることがてきる。
つ又は全部を使って寄生バイポーラ作用を生じ易くさせ
ることがてきる。
【００４６】図８は大多数の能動デバイスセル５ａの安
全動作領域（ＳＯＡ）の限界値を実線Ａで、モニタセル
５ａのＳＯＡを破線Ｂで示す電流（Ｉ）対電流（Ｖ）特
性を示す。点線Ｃはモニタセル５ｂの降伏が能動デバイ
スセル５ａの降伏より低い電流及び電圧で生ずることを
示す。図８から明らかなように、曲線Ｂは曲線Ａによく
追従するため、デバイスをそのＳＯＡ曲線Ａに近い限界
値まで広い電流及び電圧範囲に亘って完全に動作させる
ことができる。これは外部電流及び電圧制限回路を用い
るものより有利である。その理由は、外部制限回路の場
合、その制限範囲がＳＯＡ曲線に追従せず、多くの場合
３角形に近似するだけであり、従って安全動作パラメー
タを極めて控え目に見積もる必要があるためである。
全動作領域（ＳＯＡ）の限界値を実線Ａで、モニタセル
５ａのＳＯＡを破線Ｂで示す電流（Ｉ）対電流（Ｖ）特
性を示す。点線Ｃはモニタセル５ｂの降伏が能動デバイ
スセル５ａの降伏より低い電流及び電圧で生ずることを
示す。図８から明らかなように、曲線Ｂは曲線Ａによく
追従するため、デバイスをそのＳＯＡ曲線Ａに近い限界
値まで広い電流及び電圧範囲に亘って完全に動作させる
ことができる。これは外部電流及び電圧制限回路を用い
るものより有利である。その理由は、外部制限回路の場
合、その制限範囲がＳＯＡ曲線に追従せず、多くの場合
３角形に近似するだけであり、従って安全動作パラメー
タを極めて控え目に見積もる必要があるためである。
【００４７】モニタセルを、単に比較的高ドープの補助
領域９ｂ（及びもしあれば能動デバイスセル５ａ内の領
域９ｃ）を省略することによって形成したサンプルデバ
イスについて実験を行った。これらデバイスを、３００
Ｖにクランプした誘導性ターンオフ状態の下で４７オー
ムの抵抗を使用して測定し、モニタセル５ｂを流れる電
流を決定した。
領域９ｂ（及びもしあれば能動デバイスセル５ａ内の領
域９ｃ）を省略することによって形成したサンプルデバ
イスについて実験を行った。これらデバイスを、３００
Ｖにクランプした誘導性ターンオフ状態の下で４７オー
ムの抵抗を使用して測定し、モニタセル５ｂを流れる電
流を決定した。
【００４８】図９Ａ及び９Ｂは能動デバイスセル５ａか
ら成るメインデバイスを流れる電流（Ｉ）及びモニタセ
ル５ｂを流れる電流（Ｉ）の対時間変化をデバイス全体
がその安全動作領域限界近くにあって故障に近づいた場
合について示すものである。図９Ｂは、瞬時ｔ1 におい
てモニタセルアレー５ｂが故障に近づき、電流が上昇し
始めたが再びもとにもどったことを示す。従って、この
実験結果は、モニタセルアレー５ｂを流れる電流に検出
可能な差異を生じさせることができ、差し迫ったデバイ
スの故障の検出（及び防止）をモニタセルアレー５ｂの
破壊的な降伏を生じさせることなく実行し得ることを示
す。
ら成るメインデバイスを流れる電流（Ｉ）及びモニタセ
ル５ｂを流れる電流（Ｉ）の対時間変化をデバイス全体
がその安全動作領域限界近くにあって故障に近づいた場
合について示すものである。図９Ｂは、瞬時ｔ1 におい
てモニタセルアレー５ｂが故障に近づき、電流が上昇し
始めたが再びもとにもどったことを示す。従って、この
実験結果は、モニタセルアレー５ｂを流れる電流に検出
可能な差異を生じさせることができ、差し迫ったデバイ
スの故障の検出（及び防止）をモニタセルアレー５ｂの
破壊的な降伏を生じさせることなく実行し得ることを示
す。
【００４９】図１０は本発明半導体デバイスを使用して
デバイスの差し迫った故障を検出する方法の一例を示
す。本例では、ＩＧＦＥＴ Ｔ2 で示すモニタセルアレ
ー５ｂ両端間の電圧（従ってモニタセルアレー５ｂを流
れる電流）をＩＧＦＥＴ Ｔ1で示す慣例のセンスセル
アレー両端間の電圧と比較器２０により比較する。この
比較器２０は任意の形態のものとすることができ、半導
体デバイス１と同一の半導体本体に集積することがで
き、またこの半導体デバイスと別個に形成することがで
きる。
デバイスの差し迫った故障を検出する方法の一例を示
す。本例では、ＩＧＦＥＴ Ｔ2 で示すモニタセルアレ
ー５ｂ両端間の電圧（従ってモニタセルアレー５ｂを流
れる電流）をＩＧＦＥＴ Ｔ1で示す慣例のセンスセル
アレー両端間の電圧と比較器２０により比較する。この
比較器２０は任意の形態のものとすることができ、半導
体デバイス１と同一の半導体本体に集積することがで
き、またこの半導体デバイスと別個に形成することがで
きる。
【００５０】図１０では半導体デバイス（図示せず）の
第１電極及びモニタ電極を図１〜５で使用した参照番号
４及び７で示すと共に、センスセル電極を参照番号６ａ
で示し、半導体デバイス、モニタセルアレー５ｂ及びセ
ンスセルアレーＳの共通ゲート電極をＧで示してある。
モニタ及びセンスセル電極７及び６ａを共通基準電位Ｘ
に接続する。
第１電極及びモニタ電極を図１〜５で使用した参照番号
４及び７で示すと共に、センスセル電極を参照番号６ａ
で示し、半導体デバイス、モニタセルアレー５ｂ及びセ
ンスセルアレーＳの共通ゲート電極をＧで示してある。
モニタ及びセンスセル電極７及び６ａを共通基準電位Ｘ
に接続する。
【００５１】センスセルアレーＳは、電極６を形成する
金属層を適当にパターン化して別個の電極６ａを形成す
ることによって複数個の能動デバイスセル５ａにより形
成する。このようなセンスセルアレーＳを、図１に、こ
のセンスセルアレー電極の境界６ａ′を破線で示すこと
によって示してある。
金属層を適当にパターン化して別個の電極６ａを形成す
ることによって複数個の能動デバイスセル５ａにより形
成する。このようなセンスセルアレーＳを、図１に、こ
のセンスセルアレー電極の境界６ａ′を破線で示すこと
によって示してある。
【００５２】センスセルアレーＳはモニタセルアレーと
同数のセルを有するようにして、通常状態において両ア
レーが同一の電流を流すようにする。このようにする
と、デバイス１の常規動作時にＩＧＦＥＴ Ｔ1 及びＴ
2 の各両端間電圧が互いに同一になる。しかし、モニタ
セル５ｂが故障し始めると、これらセルを流れる電流が
増大し始め、比較器２０から差信号が発生する。この差
信号はこのデバイスの動作を制御する任意の適切な回路
に供給することができる。例えば比較器２０は、差信号
検出時に高出力信号ＯＳを発生して能動デバイス１のゲ
ート電圧をソース（アノード）電圧Ｘに引き下げるトラ
ンジスタを導通させるようにすることができる。
同数のセルを有するようにして、通常状態において両ア
レーが同一の電流を流すようにする。このようにする
と、デバイス１の常規動作時にＩＧＦＥＴ Ｔ1 及びＴ
2 の各両端間電圧が互いに同一になる。しかし、モニタ
セル５ｂが故障し始めると、これらセルを流れる電流が
増大し始め、比較器２０から差信号が発生する。この差
信号はこのデバイスの動作を制御する任意の適切な回路
に供給することができる。例えば比較器２０は、差信号
検出時に高出力信号ＯＳを発生して能動デバイス１のゲ
ート電圧をソース（アノード）電圧Ｘに引き下げるトラ
ンジスタを導通させるようにすることができる。
【００５３】パワーデバイスをスイッチオンするのが望
ましいのかスイッチオフするのが望ましいのかは電流が
増大した原因に依存する。例えば短絡が生じた場合に
は、救済動作はパワーデバイスをスイッチオフさせるの
が適切であるが、誘導性負荷のスイッチングにより第１
電極４に高電圧上昇が発生したために電流が増大した場
合には救済動作はパワーデバイスをスッチオンして過大
エネルギーを消散させるのが適切である。パワーデバイ
スが既に完全にオン又は完全にオフしている場合には、
一般に、制御信号に対しこの状態を逆転させる、又はゲ
ート電圧を変化させてパワーデバイスの状態を反対の状
態に変化させる、即ちデバイスが現在オフならオンに及
びオンならオフに変化させるのが適切であること勿論で
ある。帰還回路を用いて、パワーデバイスへの駆動信号
を変化させた後にモニタセルを流れる電流を再びセンス
セルの電流と比較して所要の電流低減が生じたか否かを
検査し、そうでなければ適切な制御信号を供給し、検出
した電流変化が正しい方向であるか否かに応じて前の制
御信号を反転させるか増大させるようにすることができ
る。
ましいのかスイッチオフするのが望ましいのかは電流が
増大した原因に依存する。例えば短絡が生じた場合に
は、救済動作はパワーデバイスをスイッチオフさせるの
が適切であるが、誘導性負荷のスイッチングにより第１
電極４に高電圧上昇が発生したために電流が増大した場
合には救済動作はパワーデバイスをスッチオンして過大
エネルギーを消散させるのが適切である。パワーデバイ
スが既に完全にオン又は完全にオフしている場合には、
一般に、制御信号に対しこの状態を逆転させる、又はゲ
ート電圧を変化させてパワーデバイスの状態を反対の状
態に変化させる、即ちデバイスが現在オフならオンに及
びオンならオフに変化させるのが適切であること勿論で
ある。帰還回路を用いて、パワーデバイスへの駆動信号
を変化させた後にモニタセルを流れる電流を再びセンス
セルの電流と比較して所要の電流低減が生じたか否かを
検査し、そうでなければ適切な制御信号を供給し、検出
した電流変化が正しい方向であるか否かに応じて前の制
御信号を反転させるか増大させるようにすることができ
る。
【００５４】特に、本発明半導体デバイスは、モニタセ
ル５ｂの電流が増大したときパワー半導体デバイスをス
イッチオフさせる又はスイッチオンさせる制御信号を発
生させるのに使用することができる。前者のデバイスは
短絡が最も起こり易い故障である場合に使用され、後者
のデバイスは強い誘導性負荷をスイッチングする場合に
使用れる。各場合において、他方の故障モードに対する
慣例の保護（即ち、それぞれ誘導性スイッチングに対す
る保護及び短絡に対する保護）を別個に与えることがで
きる。
ル５ｂの電流が増大したときパワー半導体デバイスをス
イッチオフさせる又はスイッチオンさせる制御信号を発
生させるのに使用することができる。前者のデバイスは
短絡が最も起こり易い故障である場合に使用され、後者
のデバイスは強い誘導性負荷をスイッチングする場合に
使用れる。各場合において、他方の故障モードに対する
慣例の保護（即ち、それぞれ誘導性スイッチングに対す
る保護及び短絡に対する保護）を別個に与えることがで
きる。
【００５５】図１１は故障検出回路の他の例を示す。本
例では、抵抗Ｒをモニタ電極７と基準電位Ｘとの間に、
モニタ電極７と直列に接続する。モニタ電極７はトラン
ジスタＴ3 の制御電極にも接続する。本例ではトランジ
スタＴ3 はＩＧＦＥＴであるが、バイポーラトランジス
タとすることもできる。トランジスタＴ3 の主電流通路
をゲート電極Ｇと基準電位Ｘとの間に接続する。
例では、抵抗Ｒをモニタ電極７と基準電位Ｘとの間に、
モニタ電極７と直列に接続する。モニタ電極７はトラン
ジスタＴ3 の制御電極にも接続する。本例ではトランジ
スタＴ3 はＩＧＦＥＴであるが、バイポーラトランジス
タとすることもできる。トランジスタＴ3 の主電流通路
をゲート電極Ｇと基準電位Ｘとの間に接続する。
【００５６】トランジスタＴ3 及び抵抗Ｒは半導体本体
２内の絶縁分離ウェル内に形成した拡散デバイスとする
ことができる。或いは又、トランジスタＴ3 及び抵抗Ｒ
は半導体本体２上に該本体から絶縁して形成した薄膜デ
バイスとすることもできる。別個の個別素子を用いるこ
ともできること勿論である。
２内の絶縁分離ウェル内に形成した拡散デバイスとする
ことができる。或いは又、トランジスタＴ3 及び抵抗Ｒ
は半導体本体２上に該本体から絶縁して形成した薄膜デ
バイスとすることもできる。別個の個別素子を用いるこ
ともできること勿論である。
【００５７】図１１に示す回路では、モニタセル５ｂが
故障し始め、これらセル５ｂを流れる電流が上昇する
と、抵抗Ｒ両端間の電圧が増大し、トランジスタＴ3 の
しきい値電圧に到達するとトランジスタＴ3 が導通し始
め、デバイス１のゲート電圧を引き下げてデバイスを流
れる電流を減少させる。
故障し始め、これらセル５ｂを流れる電流が上昇する
と、抵抗Ｒ両端間の電圧が増大し、トランジスタＴ3 の
しきい値電圧に到達するとトランジスタＴ3 が導通し始
め、デバイス１のゲート電圧を引き下げてデバイスを流
れる電流を減少させる。
【００５８】モニタセルの故障の開始の検出からデバイ
ス１を保護する動作を実行するまで、即ちデバイス１を
スイッチオフするまで、又は上述のようにゲート電圧を
減少させてデバイス電流を制限するまでの時間を、モニ
タセルの回復不能故障が生じないように十分短くすべき
である。しかし、たとえそうでなくても、能動デバイス
セル５ａの故障は十分防止できるため、モニタセル５ｂ
が故障するかもしれないがデバイス１は依然として正し
く機能するものとすることができる。この場合にはデバ
イス１は電流が最小（例えば短絡のために）過度に上昇
するときに保護されるだけであること勿論である。
ス１を保護する動作を実行するまで、即ちデバイス１を
スイッチオフするまで、又は上述のようにゲート電圧を
減少させてデバイス電流を制限するまでの時間を、モニ
タセルの回復不能故障が生じないように十分短くすべき
である。しかし、たとえそうでなくても、能動デバイス
セル５ａの故障は十分防止できるため、モニタセル５ｂ
が故障するかもしれないがデバイス１は依然として正し
く機能するものとすることができる。この場合にはデバ
イス１は電流が最小（例えば短絡のために）過度に上昇
するときに保護されるだけであること勿論である。
【００５９】本発明はＩＧＢＴ及びパワーＭＯＳＦＥＴ
以外のセルラー半導体デバイス、例えばセルラーパワー
バイポーラトランジスタにも適用することができ、且つ
縦方向電流デバイスの他に横方向電流デバイスに適用す
ることもできる。シリコン以外の半導体材料を使用する
こともできる。
以外のセルラー半導体デバイス、例えばセルラーパワー
バイポーラトランジスタにも適用することができ、且つ
縦方向電流デバイスの他に横方向電流デバイスに適用す
ることもできる。シリコン以外の半導体材料を使用する
こともできる。
【００６０】以上の説明を読めば、他の種々の変更や変
形が当業者に可能である。これらの変更や変形は半導体
技術の分野において既知の特徴及び上述した特徴の代わ
りに又は加えて使用し得る特徴を含むものであり、本発
明は上述した実施例にのみ限定されるものではない。
形が当業者に可能である。これらの変更や変形は半導体
技術の分野において既知の特徴及び上述した特徴の代わ
りに又は加えて使用し得る特徴を含むものであり、本発
明は上述した実施例にのみ限定されるものではない。
【図１】本発明半導体デバイスの一部分の概略平面図で
ある。
ある。
【図２】本発明半導体デバイスの能動デバイスセルの一
例を示す断面図である。。
例を示す断面図である。。
【図３】本発明半導体デバイスの２つの並列接続モニタ
セルの一例を示す断面図である。
セルの一例を示す断面図である。
【図４】本発明半導体デバイスの能動デバイスセルとモ
ニタセルの他の例を示す断面図である。
ニタセルの他の例を示す断面図である。
【図５】本発明半導体デバイスの他の例の概略平面図で
ある。
ある。
【図６】能動デバイスセルの種々の幾何学形状を示す概
略平面図である。
略平面図である。
【図７】モニタセルの種々の幾何学形状の概略平面図で
ある。
ある。
【図８】本発明半導体デバイスの安全動作領域（ＳＯ
Ａ）を示す電流対電圧グラフを示す図である。
Ａ）を示す電流対電圧グラフを示す図である。
【図９】ａ及びｂは本発明半導体デバイスのモニタセル
及び能動デバイスセルの動作を示す電流対時間グラフを
示す図である。
及び能動デバイスセルの動作を示す電流対時間グラフを
示す図である。
【図１０】モニタセル電流を用いてデバイス故障を禁止
する構成の一例を示す回路図である。
する構成の一例を示す回路図である。
【図１１】モニタセル電流を用いてデバイス故障を禁止
する構成の他の例を示す回路図である。
する構成の他の例を示す回路図である。
１ 半導体デバイス ２ 半導体本体 ３ 第１領域 ４ 第１主電極 ５ 能動デバイスセル ５ａ 大多数の能動デバイスセル ５ｂ モニタセル ６ 第２主電極 ７ モニタ電極 ８ 第２領域 ９ 第３（本体）領域 １０ 絶縁ゲート構造 １１ 導通チャネル領域 ９ａ 低ドープ補助領域 ９ｂ 高ドープ補助領域（ガードリング領域）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/331 29/73 Ｈ０２Ｈ 3/08 Ｒ 9061−5Ｇ 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｔ 9168−4Ｍ ３２１ Ｋ
Claims (13)
- 【請求項１】 第１主電極への電流通路を与えると共に
複数の能動デバイスセルを支持する第１領域を有する半
導体本体を具え、これら能動デバイスセルの大多数を第
２主電極に接続して第１及び第２主電極間にデバイスの
主電流通路を構成し、且つ少なくとも一つの残りの能動
デバイスセルをモニタセルとし、該セルをモニタ電極に
接続して第１主電極とモニタ電極との間にデバイスのモ
ニタ電流通路を構成して成る半導体デバイスにおいて、
前記少なくとも一つのモニタセルを前記大多数の能動デ
バイスセルと相違させてこれら能動デバイスセルより故
障しやすく形成したことを特徴とする半導体デバイス。 - 【請求項２】 主電流通路を流れる電流とモニタ電流通
路を流れる電流とを比較する手段が設けられ、前記少な
くとも一つのモニタセルの故障の開始を検出することが
できることを特徴とする請求項１記載の半導体デバイ
ス。 - 【請求項３】 モニタ電極と直列にモニタ抵抗が設けら
れ、このモニタ抵抗両端間の電圧に応答して、前記少な
くとも一つのモニタセルの電流が所定値を越えるとき、
能動デバイスの制御電極への駆動電圧を減少させる手段
が設けられていることを特徴とする請求項１記載の半導
体デバイス。 - 【請求項４】 各能動デバイスセルは前記第１領域と第
２領域との間の導通チャネル領域を覆う絶縁ゲートを有
する絶縁ゲート電界効果トランジスタセルを具え、前記
第２主電極が前記大多数の能動デバイスセルの第２領域
に接続され、前記モニタ電極が前記少なくとも一つのモ
ニタセルの第２領域に接続され、且つ前記絶縁ゲート
に、前記第１及び第２領域間の導通チャネル領域を制御
するための絶縁ゲート電極が接続され、前記少なくとも
一つのモニタセルが前記大多数の能動デバイスセルより
寄生バイポーラ作用により故障しやすく形成されている
ことを特徴とする請求項１〜３の何れかに記載の半導体
デバイス。 - 【請求項５】 第１及び第２領域が同一の導電型であ
り、各第２領域が第１領域から反対導電型の各別の本体
領域で分離され、該本体領域が絶縁ゲートと相まって第
１及び第２領域間の導通チャネル領域を構成することを
特徴とする請求項４記載の半導体デバイス。 - 【請求項６】 前記大多数の能動デバイスセルの各々の
前記本体領域には寄生バイポーラ作用を禁止するための
比較的高ドープの補助領域を設けるが、前記少なくとも
一つのモニタセルからはこの比較的高ドープの補助領域
を省略してあることを特徴とする請求項５記載の半導体
デバイス。 - 【請求項７】 前記大多数の能動デバイスセルの各々の
前記本体領域の所定の表面部分をその第２領域に電気的
に短絡させ、前記少なくとも一個のモニタセルの本体領
域の、前記所定の表面部分より小さい所定の表面部分を
その第２領域に電気的に短絡させてあることを特徴とす
る請求項５又は６記載の半導体デバイス。 - 【請求項８】 前記少なくとも一つのモニタセルは能動
デバイスセルと異なる幾何形状を有していることを特徴
とする請求項１〜７の何れかに記載の半導体デバイス。 - 【請求項９】 前記少なくとも一つのモニタセルの本体
領域は能動デバイスセルより強く湾曲した部分を有して
いることを特徴とする請求項５〜７の何れかに記載の半
導体デバイス。 - 【請求項１０】 能動デバイスセルが、能動デバイスエ
リアを構成し、該エリアを取り囲む周縁能動デバイスセ
ルの各々がこれら周縁能動デバイスセルの降伏を禁止す
る一体のガード領域を有し、且つ前記少なくとも一つの
モニタセルが能動デバイスエリアの周縁に、一体のガー
ド領域を省略して設けられていることを特徴とする請求
項１〜９の何れかに記載の半導体デバイス。 - 【請求項１１】 能動デバイスセルが第１の規則正しい
アレーを構成し、複数個のモニタセルが第２の規則正し
いアレーを構成し、第２のアレーが第１のアレーから、
第１アレー内の能動デバイスセルの離間隔より大きい距
離だけ離間していることを特徴とする請求項１〜１０の
何れかに記載の半導体デバイス。 - 【請求項１２】 第２アレー内のモニタセルが第１アレ
ー内の能動デバイスセルの間隔より大きい間隔で離間し
ていることを特徴とする請求項１１記載の半導体デバイ
ス。 - 【請求項１３】 前記第１領域は第１領域内に少数キャ
リアを注入する反対導電型の少なくとも一つの他の領域
とｐｎ接合を形成していることを特徴とする請求項１〜
１２の何れかに記載の半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9207849:2 | 1992-04-09 | ||
| GB929207849A GB9207849D0 (en) | 1992-04-09 | 1992-04-09 | A semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629539A true JPH0629539A (ja) | 1994-02-04 |
| JP3294895B2 JP3294895B2 (ja) | 2002-06-24 |
Family
ID=10713769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07966893A Expired - Fee Related JP3294895B2 (ja) | 1992-04-09 | 1993-04-06 | 半導体デバイス |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5442216A (ja) |
| EP (1) | EP0565179B1 (ja) |
| JP (1) | JP3294895B2 (ja) |
| DE (1) | DE69330978T2 (ja) |
| GB (1) | GB9207849D0 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112009000253T5 (de) | 2008-01-29 | 2011-02-24 | Denso Corporation, Kariya-City | Halbleitervorrichtung |
| WO2023162294A1 (ja) * | 2022-02-25 | 2023-08-31 | 株式会社日立製作所 | 半導体装置 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2698486B1 (fr) * | 1992-11-24 | 1995-03-10 | Sgs Thomson Microelectronics | Structure de protection contre les surtensions directes pour composant semiconducteur vertical. |
| JP3173268B2 (ja) * | 1994-01-06 | 2001-06-04 | 富士電機株式会社 | Ｍｉｓ電界効果トランジスタを備えた半導体装置 |
| JP3361874B2 (ja) * | 1994-02-28 | 2003-01-07 | 三菱電機株式会社 | 電界効果型半導体装置 |
| EP0788656B1 (de) * | 1994-10-28 | 2000-08-16 | Siemens Aktiengesellschaft | Festkörperschaltelement mit zwei source-elektroden und festkörperschalter mit einem solchen element |
| US5798554A (en) * | 1995-02-24 | 1998-08-25 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | MOS-technology power device integrated structure and manufacturing process thereof |
| US5684305A (en) * | 1995-06-07 | 1997-11-04 | Harris Corporation | Pilot transistor for quasi-vertical DMOS device |
| EP0752593A3 (de) * | 1995-07-07 | 1998-01-07 | Siemens Aktiengesellschaft | Verfahren zur Früherkennung von Ausfällen bei Leistungshalbleitermodulen |
| EP0768714B1 (en) * | 1995-10-09 | 2003-09-17 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Construction method for power devices with deep edge ring |
| DE69533134T2 (de) * | 1995-10-30 | 2005-07-07 | Stmicroelectronics S.R.L., Agrate Brianza | Leistungsbauteil hoher Dichte in MOS-Technologie |
| EP0772242B1 (en) * | 1995-10-30 | 2006-04-05 | STMicroelectronics S.r.l. | Single feature size MOS technology power device |
| US6228719B1 (en) | 1995-11-06 | 2001-05-08 | Stmicroelectronics S.R.L. | MOS technology power device with low output resistance and low capacitance, and related manufacturing process |
| EP0782201B1 (en) * | 1995-12-28 | 2000-08-30 | STMicroelectronics S.r.l. | MOS-technology power device integrated structure |
| KR100200485B1 (ko) * | 1996-08-08 | 1999-06-15 | 윤종용 | 모스 트랜지스터 및 그 제조방법 |
| KR100251528B1 (ko) * | 1997-10-22 | 2000-04-15 | 김덕중 | 복수개의 센스 소오스 패드를 구비한 센스 전계효과 트랜지스터 |
| JP4156717B2 (ja) * | 1998-01-13 | 2008-09-24 | 三菱電機株式会社 | 半導体装置 |
| EP0961325B1 (en) | 1998-05-26 | 2008-05-07 | STMicroelectronics S.r.l. | High integration density MOS technology power device |
| DE10122846C2 (de) * | 2001-05-11 | 2003-05-22 | Infineon Technologies Ag | Halbleiterbauelement mit hochspannungstauglichem Randabschluss |
| GB0122120D0 (en) * | 2001-09-13 | 2001-10-31 | Koninkl Philips Electronics Nv | Edge termination in MOS transistors |
| US7045857B2 (en) * | 2004-03-26 | 2006-05-16 | Siliconix Incorporated | Termination for trench MIS device having implanted drain-drift region |
| EP1691484B1 (en) * | 2005-02-10 | 2016-08-17 | STMicroelectronics Srl | Thermal protection device for an integrated power MOS transistor |
| JP2009088317A (ja) * | 2007-10-01 | 2009-04-23 | Panasonic Corp | 高耐圧半導体スイッチング素子 |
| JP7080166B2 (ja) * | 2018-12-21 | 2022-06-03 | 三菱電機株式会社 | 半導体装置、および、半導体装置の製造方法 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3352915A (en) * | 1963-03-19 | 1967-11-14 | Rohm & Haas | Process for the preparation of nitrogenand fluorine-containing ethers |
| US4136354A (en) * | 1977-09-15 | 1979-01-23 | National Semiconductor Corporation | Power transistor including a sense emitter and a reference emitter for enabling power dissipation to be limited to less than a destructive level |
| US4783690A (en) * | 1983-09-06 | 1988-11-08 | General Electric Company | Power semiconductor device with main current section and emulation current section |
| US4553084A (en) * | 1984-04-02 | 1985-11-12 | Motorola, Inc. | Current sensing circuit |
| JPS61182264A (ja) * | 1985-02-08 | 1986-08-14 | Nissan Motor Co Ltd | 縦型ｍｏｓトランジスタ |
| US4962411A (en) * | 1986-03-21 | 1990-10-09 | Nippondenso Co., Ltd. | Semiconductor device with current detecting function |
| JP2552880B2 (ja) * | 1986-11-12 | 1996-11-13 | シリコニックス・インコーポレイテッド | 垂直ｄｍｏｓセル構造 |
| EP0293846A1 (de) * | 1987-06-05 | 1988-12-07 | Siemens Aktiengesellschaft | MIS-Leistunsgstransistor |
| US4893158A (en) * | 1987-06-22 | 1990-01-09 | Nissan Motor Co., Ltd. | MOSFET device |
| US4931844A (en) * | 1988-03-09 | 1990-06-05 | Ixys Corporation | High power transistor with voltage, current, power, resistance, and temperature sensing capability |
| JPH0777262B2 (ja) * | 1988-04-19 | 1995-08-16 | 日本電気株式会社 | 縦型電界効果トランジスタ |
| JP2698645B2 (ja) * | 1988-05-25 | 1998-01-19 | 株式会社東芝 | Ｍｏｓｆｅｔ |
| US4980740A (en) * | 1989-03-27 | 1990-12-25 | General Electric Company | MOS-pilot structure for an insulated gate transistor |
| US5034796A (en) * | 1989-06-07 | 1991-07-23 | Ixys Corporation | Simplified current sensing structure for MOS power devices |
| JPH0397269A (ja) * | 1989-09-11 | 1991-04-23 | Fuji Electric Co Ltd | 電流制限回路を内蔵する伝導度変調型ｍｏｓｆｅｔ |
| JP2876694B2 (ja) * | 1990-03-20 | 1999-03-31 | 富士電機株式会社 | 電流検出端子を備えたｍｏｓ型半導体装置 |
| JPH07105340B2 (ja) * | 1992-10-06 | 1995-11-13 | 名古屋大学長 | 完全無欠陥表面を作成する方法 |
-
1992
- 1992-04-09 GB GB929207849A patent/GB9207849D0/en active Pending
-
1993
- 1993-04-01 EP EP93200935A patent/EP0565179B1/en not_active Expired - Lifetime
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-
1994
- 1994-05-13 US US08/242,687 patent/US5442216A/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112009000253T5 (de) | 2008-01-29 | 2011-02-24 | Denso Corporation, Kariya-City | Halbleitervorrichtung |
| US9466711B2 (en) | 2008-01-29 | 2016-10-11 | Fuji Electric Co., Ltd. | Semiconductor device |
| DE112009000253B4 (de) | 2008-01-29 | 2020-01-16 | Denso Corporation | Halbleitervorrichtung |
| US10916541B2 (en) | 2008-01-29 | 2021-02-09 | Fuji Electric Co., Ltd. | Semiconductor device |
| US11749675B2 (en) | 2008-01-29 | 2023-09-05 | Fuji Electric Co., Ltd. | Semiconductor device |
| WO2023162294A1 (ja) * | 2022-02-25 | 2023-08-31 | 株式会社日立製作所 | 半導体装置 |
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