JPH0629517A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0629517A JPH0629517A JP18008692A JP18008692A JPH0629517A JP H0629517 A JPH0629517 A JP H0629517A JP 18008692 A JP18008692 A JP 18008692A JP 18008692 A JP18008692 A JP 18008692A JP H0629517 A JPH0629517 A JP H0629517A
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Abstract
(57)【要約】
【目的】PdGe合金よりなるベース電極とInGaAsベース層
とを接続する構造のＨＥＴ又はＲＨＥＴを有する半導体
装置の製造方法に関し、低抵抗で、かつ膜質のよいPdGe
合金電極の提供を目的とする。 【構成】InGaAsを含む化合物半導体層４にオーミックコ
ンタクトする電極の製造方法であって、該化合物半導体
層４上にPd膜１２ａとGe膜１３ａとを交互に複数回繰り
返して積層する工程と、アニールにより前記Pd膜１２ａ
と前記Ge膜１３ａとを合金化するとともに、前記化合物
半導体層４と前記合金化膜１４とをアロイして、その界
面に低抵抗層１６を形成する工程とを有することを含み
構成する。
とを接続する構造のＨＥＴ又はＲＨＥＴを有する半導体
装置の製造方法に関し、低抵抗で、かつ膜質のよいPdGe
合金電極の提供を目的とする。 【構成】InGaAsを含む化合物半導体層４にオーミックコ
ンタクトする電極の製造方法であって、該化合物半導体
層４上にPd膜１２ａとGe膜１３ａとを交互に複数回繰り
返して積層する工程と、アニールにより前記Pd膜１２ａ
と前記Ge膜１３ａとを合金化するとともに、前記化合物
半導体層４と前記合金化膜１４とをアロイして、その界
面に低抵抗層１６を形成する工程とを有することを含み
構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、更に詳しく言えば、PdGe合金よりなるベース電極
とInGaAsベース層とを接続する構造のＨＥＴ又はＲＨＥ
Ｔを有する半導体装置の製造方法に関する。
関し、更に詳しく言えば、PdGe合金よりなるベース電極
とInGaAsベース層とを接続する構造のＨＥＴ又はＲＨＥ
Ｔを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】InGaAs系のＲＨＥＴ（Resonant Tunneli
ng Effect Hot Electron Transistor：共鳴トンネルホ
ットエレクトロントランジスタ）は、一般に図４に示す
ような構造をしており、InP 基板51の上に、n-InGaAsコ
レクタ層52、i-In（AlGa）Asコレクタバリア層53、n-In
GaAsベース層54、InAlAs層61ａ ,InGaAs層61ｂ,InAlAs
層61ｃの３層構造から成る共鳴トンネルバリア層55及び
n-InGaAsエミッタ層56を順に積層してなるものである。
そして、コレクタ層52にはコレクタ電極57が、ベース層
54にはベース層58が、エミッタ層56にはエミッタ電極59
がそれぞれ接続されている。
ng Effect Hot Electron Transistor：共鳴トンネルホ
ットエレクトロントランジスタ）は、一般に図４に示す
ような構造をしており、InP 基板51の上に、n-InGaAsコ
レクタ層52、i-In（AlGa）Asコレクタバリア層53、n-In
GaAsベース層54、InAlAs層61ａ ,InGaAs層61ｂ,InAlAs
層61ｃの３層構造から成る共鳴トンネルバリア層55及び
n-InGaAsエミッタ層56を順に積層してなるものである。
そして、コレクタ層52にはコレクタ電極57が、ベース層
54にはベース層58が、エミッタ層56にはエミッタ電極59
がそれぞれ接続されている。
【０００３】ところで、７７Ｋの温度下で動作させるＲ
ＨＥＴでは、エミッタ層56からコレクタ層52への電子の
到達量を多くするために、その間のベース層54を薄く形
成し、しかも、その不純物濃度を１×１０18cm-3程度と
低くしている。
ＨＥＴでは、エミッタ層56からコレクタ層52への電子の
到達量を多くするために、その間のベース層54を薄く形
成し、しかも、その不純物濃度を１×１０18cm-3程度と
低くしている。
【０００４】また、加熱処理によるベース電極構成元素
のコレクタバリア層53への突き抜けを防止し、ベース電
極58のコンタクト抵抗の低減を図る必要があり、ベース
電極58はPdGe合金により形成されている。
のコレクタバリア層53への突き抜けを防止し、ベース電
極58のコンタクト抵抗の低減を図る必要があり、ベース
電極58はPdGe合金により形成されている。
【０００５】このベース電極58は一般に次のような工程
で形成されることになる。まず、図５（ａ）に示すよう
に、InP 基板51の上に、コレクタ層52, コレクタバリア
層53,n-InGaAs ベース層54を形成する。ついで、n-InGa
Asベース層54の上に、InAlAs層61ａ，InGaAs層61ｂ，In
AlAs層61ｃ及びn-InGaAs層62を順次積層したのちに、Si
3N4 膜63をマスクにしてそれらの層61ａ，61ｂ，61ｃ及
び62をパターニングして共鳴トンネルバリア層55とエミ
ッタ層56を形成する。
で形成されることになる。まず、図５（ａ）に示すよう
に、InP 基板51の上に、コレクタ層52, コレクタバリア
層53,n-InGaAs ベース層54を形成する。ついで、n-InGa
Asベース層54の上に、InAlAs層61ａ，InGaAs層61ｂ，In
AlAs層61ｃ及びn-InGaAs層62を順次積層したのちに、Si
3N4 膜63をマスクにしてそれらの層61ａ，61ｂ，61ｃ及
び62をパターニングして共鳴トンネルバリア層55とエミ
ッタ層56を形成する。
【０００６】この後に、図５（ｂ）に示すように、ＣＶ
Ｄ法により全体に保護膜としてSiO2膜64を積層したのち
に、Si3N4 膜63の部分とその周囲のベース電極形成領域
Ｘに窓65を有するフォトレジスト66を形成し、これをマ
スクにしてSiO2膜64を垂直方向に異方性エッチングし、
図５（ｃ）に示すように、エミッタ層56と共鳴トンネル
バリア層55の側方にSiO2サイドウォール67を形成すると
ともに、ベース電極形成領域Ｘのベース層54を露出し、
その周囲にSiO2膜64を残存させる。
Ｄ法により全体に保護膜としてSiO2膜64を積層したのち
に、Si3N4 膜63の部分とその周囲のベース電極形成領域
Ｘに窓65を有するフォトレジスト66を形成し、これをマ
スクにしてSiO2膜64を垂直方向に異方性エッチングし、
図５（ｃ）に示すように、エミッタ層56と共鳴トンネル
バリア層55の側方にSiO2サイドウォール67を形成すると
ともに、ベース電極形成領域Ｘのベース層54を露出し、
その周囲にSiO2膜64を残存させる。
【０００７】ついで、SiO2膜64のエッチングにより露出
したSi3N4 膜63をドライエッチングにより除去してか
ら、図６（ｄ）に示すように、Pd膜68とGe膜69を順に積
層し、これらをアニールにより合金化して図６（ｅ）に
示すようなPdGe合金膜70を形成した後に、n-InGaAsベー
ス層54の上層部とPdGe合金膜70の底部とを合金化してコ
ンタクト層71を形成するためのアロイを行い、これによ
りベース層54とPdGe合金膜70とのコンタクト抵抗を小さ
くするようにしている。
したSi3N4 膜63をドライエッチングにより除去してか
ら、図６（ｄ）に示すように、Pd膜68とGe膜69を順に積
層し、これらをアニールにより合金化して図６（ｅ）に
示すようなPdGe合金膜70を形成した後に、n-InGaAsベー
ス層54の上層部とPdGe合金膜70の底部とを合金化してコ
ンタクト層71を形成するためのアロイを行い、これによ
りベース層54とPdGe合金膜70とのコンタクト抵抗を小さ
くするようにしている。
【０００８】この場合のPd膜68とGe膜69は、経験的にそ
れぞれ300 Å、400 Åの膜厚にし、また、アニールは２
５０℃の温度で７分間行い、アロイは３５０℃で１分間
行っている。
れぞれ300 Å、400 Åの膜厚にし、また、アニールは２
５０℃の温度で７分間行い、アロイは３５０℃で１分間
行っている。
【０００９】そして、アロイ後にTi/Au 膜（不図示）を
100 Å/2000 Å程度蒸着した後にアルゴンの斜めイオン
ミリングにより、サイドウォール67の表面を界にしてTi
/Au膜及びPdGe合金膜70を分離する。そして、エミッタ
層56の上の金属をエミッタ電極59とし、また、ベース層
54の上の金属をベース電極54とする。
100 Å/2000 Å程度蒸着した後にアルゴンの斜めイオン
ミリングにより、サイドウォール67の表面を界にしてTi
/Au膜及びPdGe合金膜70を分離する。そして、エミッタ
層56の上の金属をエミッタ電極59とし、また、ベース層
54の上の金属をベース電極54とする。
【００１０】
【発明が解決しようとする課題】しかしながら、従来で
は、PdGe合金膜70からなる電極が膜厚300 ÅのPd膜68，
膜厚400 ÅのGe膜69を積層してアニールすることによっ
て形成されていたので、アニールの結果形成された合金
膜の膜厚も700 Åというように薄かった。
は、PdGe合金膜70からなる電極が膜厚300 ÅのPd膜68，
膜厚400 ÅのGe膜69を積層してアニールすることによっ
て形成されていたので、アニールの結果形成された合金
膜の膜厚も700 Åというように薄かった。
【００１１】このため、PdGe合金膜70からなる電極の断
面積が小さくなり、形成された電極が高抵抗化する。よ
って図６（ｅ）に示すような350 ℃でのアロイを行った
のちに、TiAuなどの低抵抗金属を蒸着・パターニングし
て電極の低抵抗化を図る必要があった。
面積が小さくなり、形成された電極が高抵抗化する。よ
って図６（ｅ）に示すような350 ℃でのアロイを行った
のちに、TiAuなどの低抵抗金属を蒸着・パターニングし
て電極の低抵抗化を図る必要があった。
【００１２】しかし、TiAuの蒸着・パターニングをする
という工程が増え、また、TiAuのみを電極とすれば、蒸
着の工程の際に、特にAuが下層に拡散してしまうなどと
いう問題がある。
という工程が増え、また、TiAuのみを電極とすれば、蒸
着の工程の際に、特にAuが下層に拡散してしまうなどと
いう問題がある。
【００１３】また、電極を形成するPdGe合金膜の膜厚が
薄いと、強度が弱くなるので、ストレスや、エレクトロ
マイグレーションなどによる電極配線の断線が生じやす
い。更に、これらの諸問題を解決すべく、上記した２層
構造のPd膜とGe膜それぞれの膜厚を増やして、電極の断
面積を大きくすると、上層のGe原子と下層のPd原子とが
十分に合金化せず、特に高抵抗のGeが残存することにな
って、電極の抵抗率が１Ωcm程度になり、非常に高くな
るという問題点があった。また、これを完全に合金化し
ようとすれば、アニール時間が長くなってしまう。
薄いと、強度が弱くなるので、ストレスや、エレクトロ
マイグレーションなどによる電極配線の断線が生じやす
い。更に、これらの諸問題を解決すべく、上記した２層
構造のPd膜とGe膜それぞれの膜厚を増やして、電極の断
面積を大きくすると、上層のGe原子と下層のPd原子とが
十分に合金化せず、特に高抵抗のGeが残存することにな
って、電極の抵抗率が１Ωcm程度になり、非常に高くな
るという問題点があった。また、これを完全に合金化し
ようとすれば、アニール時間が長くなってしまう。
【００１４】本発明はかかる従来例の問題点に鑑み創作
されたものであり、PdGe合金電極の形成の際に、ベース
層への金属の拡散を防止するとともに、電極の断線を防
止して、低抵抗化を実現できるような半導体装置の製造
方法の提供を目的とする。
されたものであり、PdGe合金電極の形成の際に、ベース
層への金属の拡散を防止するとともに、電極の断線を防
止して、低抵抗化を実現できるような半導体装置の製造
方法の提供を目的とする。
【００１５】
【課題を解決するための手段】本発明に係る第１の半導
体装置の製造方法は、図１，図２に示すように、InGaAs
を含む化合物半導体層４にオーミックコンタクトする電
極の製造方法であって、該化合物半導体層４上にPd膜１
２ａとGe膜１３ａとを交互に複数回繰り返して積層する
工程と、アニールにより前記Pd膜１２ａと前記Ge膜１３
ａとを合金化するとともに、前記化合物半導体層４と前
記合金化膜１４とをアロイして、その界面に低抵抗層１
６を形成する工程とを有することを特徴とする半導体装
置の製造方法によって、上記目的が達成される。
体装置の製造方法は、図１，図２に示すように、InGaAs
を含む化合物半導体層４にオーミックコンタクトする電
極の製造方法であって、該化合物半導体層４上にPd膜１
２ａとGe膜１３ａとを交互に複数回繰り返して積層する
工程と、アニールにより前記Pd膜１２ａと前記Ge膜１３
ａとを合金化するとともに、前記化合物半導体層４と前
記合金化膜１４とをアロイして、その界面に低抵抗層１
６を形成する工程とを有することを特徴とする半導体装
置の製造方法によって、上記目的が達成される。
【００１６】
【作 用】本発明に係る半導体装置の製造方法によれ
ば、図２（ｄ）に示すように、第１のPd膜１２ａと第１
のGe膜１３ａとを1:1 〜1:1.5 の割合の厚さで、かつ、
各層の厚さが３００〜４００Å程度に順次積層し、第２
のPd膜１２ｂと第２のGe膜１３ｂを1:1 〜1:1.5 の割合
の厚さで、かつ、各層の厚さを３００〜４００Å程度に
それぞれ交互に又は順不同に複数層積層している。
ば、図２（ｄ）に示すように、第１のPd膜１２ａと第１
のGe膜１３ａとを1:1 〜1:1.5 の割合の厚さで、かつ、
各層の厚さが３００〜４００Å程度に順次積層し、第２
のPd膜１２ｂと第２のGe膜１３ｂを1:1 〜1:1.5 の割合
の厚さで、かつ、各層の厚さを３００〜４００Å程度に
それぞれ交互に又は順不同に複数層積層している。
【００１７】このため、第１，第２のPd膜１２ａ，１２
ｂと第１，第２のGe膜１３ａ，１３ｂとを熱処理して合
金化する際に、PdやGeなどの原子が隣接する異種の層に
拡散しやすく、これら異種の原子が混合しやすい。よっ
て、極めて合金化率の高いPdGe合金膜１４の形成が可能
になる。
ｂと第１，第２のGe膜１３ａ，１３ｂとを熱処理して合
金化する際に、PdやGeなどの原子が隣接する異種の層に
拡散しやすく、これら異種の原子が混合しやすい。よっ
て、極めて合金化率の高いPdGe合金膜１４の形成が可能
になる。
【００１８】また、このようにして形成されるPdGe合金
膜１４の膜厚が厚くなるので、該合金膜１４から成る電
極の断面積が大きくなり、該電極の低抵抗化が可能にな
る。更に、PdGe合金膜１４から形成される電極が厚くな
るので、その強度が増し、ストレスやエレクトロマイグ
レーションなどによる電極配線の断線が生じにくい。
膜１４の膜厚が厚くなるので、該合金膜１４から成る電
極の断面積が大きくなり、該電極の低抵抗化が可能にな
る。更に、PdGe合金膜１４から形成される電極が厚くな
るので、その強度が増し、ストレスやエレクトロマイグ
レーションなどによる電極配線の断線が生じにくい。
【００１９】加えて、PdGe合金膜１４から成る電極，例
えばベース電極２１の低抵抗化が可能になることより、
特にベース電極２１の形成後に、TiAuなどの低抵抗金属
を蒸着・パターニングして該電極の低抵抗化を図る必要
がない。よって、その分だけ工程を省略することができ
る。
えばベース電極２１の低抵抗化が可能になることより、
特にベース電極２１の形成後に、TiAuなどの低抵抗金属
を蒸着・パターニングして該電極の低抵抗化を図る必要
がない。よって、その分だけ工程を省略することができ
る。
【００２０】よって、品質の高いＲＨＥＴやＨＥＴなど
の提供に寄与するところ大である。
の提供に寄与するところ大である。
【００２１】
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。図１〜３は、本発明の一実施例装置の製
造工程を示す断面図である。
いて説明する。図１〜３は、本発明の一実施例装置の製
造工程を示す断面図である。
【００２２】まず、図１（ａ）に示すように、InP 基板
１の上に、膜厚３０００Åで不純物濃度５×１０18cm-3
のn-InGaAsコレクタ層２、膜厚２０００Åのi-In（AlG
a）Asコレクタバリア層３、膜厚３００Åで不純物濃度
１×１０18cm-3のn-InGaAsベース層（化合物半導体層）
４を順に形成する。さらに、ベース層４の上に、InAlAs
層 1ａ ,InGaAs層 1ｂ及びInAlAs層 1ｃを順次３０Åず
つ積層し、共鳴トンネリングエミッタバリア層（エミッ
タバリア層）５とする。次いで、InAlAs層 1ｃの上に不
純物濃度５×１０18cm-3のn-InGaAsエミッタ層６を２０
００Åの厚さで積層した後に、Si3N4 膜７をマスクにし
てエミッタ層６と共鳴トンネリングエミッタバリア層５
とを燐酸系のエッチング液を用いて連続的にエッチング
し、断面メサ状に形成する。
１の上に、膜厚３０００Åで不純物濃度５×１０18cm-3
のn-InGaAsコレクタ層２、膜厚２０００Åのi-In（AlG
a）Asコレクタバリア層３、膜厚３００Åで不純物濃度
１×１０18cm-3のn-InGaAsベース層（化合物半導体層）
４を順に形成する。さらに、ベース層４の上に、InAlAs
層 1ａ ,InGaAs層 1ｂ及びInAlAs層 1ｃを順次３０Åず
つ積層し、共鳴トンネリングエミッタバリア層（エミッ
タバリア層）５とする。次いで、InAlAs層 1ｃの上に不
純物濃度５×１０18cm-3のn-InGaAsエミッタ層６を２０
００Åの厚さで積層した後に、Si3N4 膜７をマスクにし
てエミッタ層６と共鳴トンネリングエミッタバリア層５
とを燐酸系のエッチング液を用いて連続的にエッチング
し、断面メサ状に形成する。
【００２３】この後に、図１（ｂ）に示すように、ＣＶ
Ｄ法により全体に保護膜としてSiO2膜８を積層したのち
に、フォトレジスト１０を塗布し、これを露光、現像し
てSi 3N4 膜７の部分とその周囲のベース電極形成領域Ａ
までの広さの窓９を形成する。
Ｄ法により全体に保護膜としてSiO2膜８を積層したのち
に、フォトレジスト１０を塗布し、これを露光、現像し
てSi 3N4 膜７の部分とその周囲のベース電極形成領域Ａ
までの広さの窓９を形成する。
【００２４】そして、このフォトレジスト１０をマスク
にして、CHF3をエッチングガスにして反応性イオンエッ
チング法によりSiO2膜８を垂直方向に異方性エッチング
し、図１（ｃ）に示すように、エミッタ層６と共鳴トン
ネリングエミッタバリア層５の側方にSiO2サイドウォー
ル１１を形成するとともに、Si3N4 膜７とその周囲のベ
ース層４を選択的に露出させるとともに、さらにその周
囲にSiO2膜８を残存させる。
にして、CHF3をエッチングガスにして反応性イオンエッ
チング法によりSiO2膜８を垂直方向に異方性エッチング
し、図１（ｃ）に示すように、エミッタ層６と共鳴トン
ネリングエミッタバリア層５の側方にSiO2サイドウォー
ル１１を形成するとともに、Si3N4 膜７とその周囲のベ
ース層４を選択的に露出させるとともに、さらにその周
囲にSiO2膜８を残存させる。
【００２５】ついで、NF3 ガスを用いてドライエッチン
グによりSi3N4 膜７を除去したのちに、図２（ｄ）に示
すように、Ｅガン（Electron Gun）蒸着法により膜厚３
００ÅのPd膜１２ａ，膜厚４００ÅのGe膜１３ａ，膜厚
３００ÅのPd膜１２ｂ，膜厚４００ÅのGe膜１３ｂを順
に積層している。
グによりSi3N4 膜７を除去したのちに、図２（ｄ）に示
すように、Ｅガン（Electron Gun）蒸着法により膜厚３
００ÅのPd膜１２ａ，膜厚４００ÅのGe膜１３ａ，膜厚
３００ÅのPd膜１２ｂ，膜厚４００ÅのGe膜１３ｂを順
に積層している。
【００２６】これらを２５０℃，７分程度のアニールに
より合金化して図２（ｅ）に示すようなPdGe合金膜１４
を形成するとともに、ベース電極形成領域Ａにあるベー
ス層４の上層部にPdを拡散させてInGaAsPd層１５を形成
する。
より合金化して図２（ｅ）に示すようなPdGe合金膜１４
を形成するとともに、ベース電極形成領域Ａにあるベー
ス層４の上層部にPdを拡散させてInGaAsPd層１５を形成
する。
【００２７】このとき、膜厚３００ÅのPd膜，膜厚４０
０ÅのGe膜を交互に２層ずつ形成してアニールすること
で、アニールの際にPdやGeなどの原子が隣接する異種の
層に拡散しやすく、これらの原子が混合しやすい。よっ
て、極めて合金化率の高いPdGe合金膜（合金化膜）１４
が形成される。しかも、該PdGe合金膜１４は剥離しにく
い。
０ÅのGe膜を交互に２層ずつ形成してアニールすること
で、アニールの際にPdやGeなどの原子が隣接する異種の
層に拡散しやすく、これらの原子が混合しやすい。よっ
て、極めて合金化率の高いPdGe合金膜（合金化膜）１４
が形成される。しかも、該PdGe合金膜１４は剥離しにく
い。
【００２８】また、このようにして形成されるPdGe合金
膜１４の膜厚も合計１４００Åと厚くなるので、ストレ
スやエレクトロマイグレーションなどによる電極配線の
断線が生じにくくなる。
膜１４の膜厚も合計１４００Åと厚くなるので、ストレ
スやエレクトロマイグレーションなどによる電極配線の
断線が生じにくくなる。
【００２９】以上のようなアニールを終えた後に、図２
（ｆ）に示すように、３５０℃の温度下でアロイを１分
間行い、PdGe合金膜１４中のGeをInGaAsPd層１５に拡散
させ、これによりn-InGaAsベース層４の上層部のInGaAs
Pd層１５をInGaAsPdGe層（低抵抗層）１６に変化させ
る。このとき、アロイによる、コレクタ−ベース耐圧へ
の悪影響はない。
（ｆ）に示すように、３５０℃の温度下でアロイを１分
間行い、PdGe合金膜１４中のGeをInGaAsPd層１５に拡散
させ、これによりn-InGaAsベース層４の上層部のInGaAs
Pd層１５をInGaAsPdGe層（低抵抗層）１６に変化させ
る。このとき、アロイによる、コレクタ−ベース耐圧へ
の悪影響はない。
【００３０】次に、図３（ｇ）に示すように、アルゴン
の斜めイオンミリングにより、サイドウォール１１の表
面を界にしてPdGe合金膜１４を分離する。これにより、
エミッタ層６の上の金属をエミッタ電極１９とする。
の斜めイオンミリングにより、サイドウォール１１の表
面を界にしてPdGe合金膜１４を分離する。これにより、
エミッタ層６の上の金属をエミッタ電極１９とする。
【００３１】この後に、ベース電極形成領域Ａからエミ
ッタ層６に至る領域をフォトレジスト２０によって覆い
（図３（ｈ））、これをマスクにしてPdGe合金膜１４を
エッチングし、これによりベース電極形成領域Ａに残存
した金属膜をベース電極２１とする（図３（ｉ））。
ッタ層６に至る領域をフォトレジスト２０によって覆い
（図３（ｈ））、これをマスクにしてPdGe合金膜１４を
エッチングし、これによりベース電極形成領域Ａに残存
した金属膜をベース電極２１とする（図３（ｉ））。
【００３２】こうして形成されたベース電極２１は、Pd
Ge合金膜１４の膜厚が厚いので、温度７７Ｋのもとで１
×１０-5Ωcm程度の低抵抗率である。よって、電極形成
後に、TiAuなどの低抵抗金属を蒸着・パターニングして
電極の低抵抗化をおこなう必要がない。よって、その分
工程を省略することができる。
Ge合金膜１４の膜厚が厚いので、温度７７Ｋのもとで１
×１０-5Ωcm程度の低抵抗率である。よって、電極形成
後に、TiAuなどの低抵抗金属を蒸着・パターニングして
電極の低抵抗化をおこなう必要がない。よって、その分
工程を省略することができる。
【００３３】コレクタ電極については特に図示していな
いが、コレクタバリア層３からコレクタ層２を露出さ
せ、この上にPdGe合金膜１４を残してコレクタ電極を形
成することになる。この場合、上記したような多層構造
の電極を形成することもできる。
いが、コレクタバリア層３からコレクタ層２を露出さ
せ、この上にPdGe合金膜１４を残してコレクタ電極を形
成することになる。この場合、上記したような多層構造
の電極を形成することもできる。
【００３４】以上のようにして、本発明の実施例に係る
半導体装置の製造方法によれば、図２（ｄ）に示すよう
に、膜厚３００ÅのPd膜１２ａ，１２ｂと、膜厚４００
ÅのGe膜１３ａ，１３ｂを交互に２層ずつ積層してい
る。
半導体装置の製造方法によれば、図２（ｄ）に示すよう
に、膜厚３００ÅのPd膜１２ａ，１２ｂと、膜厚４００
ÅのGe膜１３ａ，１３ｂを交互に２層ずつ積層してい
る。
【００３５】このため、Pd膜１２ａ，１２ｂやGe膜１３
ａ，１３ｂを熱処理して合金化する際にPdやGeなどの原
子が隣接する異種の層に拡散しやすく、これら異種の原
子が混合しやすい。よって、極めて合金化率の高いPdGe
合金膜１４の形成が可能になる。
ａ，１３ｂを熱処理して合金化する際にPdやGeなどの原
子が隣接する異種の層に拡散しやすく、これら異種の原
子が混合しやすい。よって、極めて合金化率の高いPdGe
合金膜１４の形成が可能になる。
【００３６】また、このようにして形成されるPdGe合金
膜１４の膜厚も１４００Åと厚くなるので、該合金膜１
４から成るベース電極２１が１×１０-5Ωcmと低抵抗と
なる。更に、ベース電極２１の強度が増すので、ストレ
スやエレクトロマイグレーションなどによる電極配線の
断線が生じにくい。
膜１４の膜厚も１４００Åと厚くなるので、該合金膜１
４から成るベース電極２１が１×１０-5Ωcmと低抵抗と
なる。更に、ベース電極２１の強度が増すので、ストレ
スやエレクトロマイグレーションなどによる電極配線の
断線が生じにくい。
【００３７】加えて、ベース電極２１の低抵抗化が可能
になることより、電極形成後に、TiAuなどの低抵抗金属
を蒸着・パターニングしてベース電極２１の低抵抗化を
図る必要がない。よって、その分工程を省略することが
できる。
になることより、電極形成後に、TiAuなどの低抵抗金属
を蒸着・パターニングしてベース電極２１の低抵抗化を
図る必要がない。よって、その分工程を省略することが
できる。
【００３８】従って、品質の高いＲＨＥＴの提供に寄与
するところ大である。 なお、上記した実施例では、Ｒ
ＨＥＴについて説明しているが、共鳴トンネルバリア層
５の替わりに単層のi-InGaAs層からなるエミッタバリア
層を用いるＨＥＴ（Hot Electron Transistor ）におけ
るベース層とベース電極の接続にも同様に適用できる。
するところ大である。 なお、上記した実施例では、Ｒ
ＨＥＴについて説明しているが、共鳴トンネルバリア層
５の替わりに単層のi-InGaAs層からなるエミッタバリア
層を用いるＨＥＴ（Hot Electron Transistor ）におけ
るベース層とベース電極の接続にも同様に適用できる。
【００３９】また、本実施例においては、膜厚の薄いPd
膜とGe膜とをそれぞれ２層ずつ交互に積層しているが、
それらの膜を交互に３層又はそれ以上積層することで、
PdGe合金膜１４の膜厚が２１００Åあるいはそれ以上に
厚くなり、より一層の効果を奏する。
膜とGe膜とをそれぞれ２層ずつ交互に積層しているが、
それらの膜を交互に３層又はそれ以上積層することで、
PdGe合金膜１４の膜厚が２１００Åあるいはそれ以上に
厚くなり、より一層の効果を奏する。
【００４０】さらに、Pd膜，Ge膜を順次３００Å，４０
０Åずつ積層した上に、Ge膜，Pd膜を順次４００Å，３
００Åずつ積層しても、本実施例と同様の効果を奏す
る。
０Åずつ積層した上に、Ge膜，Pd膜を順次４００Å，３
００Åずつ積層しても、本実施例と同様の効果を奏す
る。
【００４１】
【発明の効果】以上説明したように、本発明に係る半導
体装置の製造方法によれば、３００〜４００Å程度の薄
いPd膜とGe膜を1:1 〜1:1.5 の割合の厚さで、交互に複
数層積層して積層している。
体装置の製造方法によれば、３００〜４００Å程度の薄
いPd膜とGe膜を1:1 〜1:1.5 の割合の厚さで、交互に複
数層積層して積層している。
【００４２】このため、極めて合金化率の高いPdGe合金
膜の形成が可能になる。また、PdGe合金膜の膜厚が厚く
なるので、該合金膜から成るゲート電極が低抵抗化さ
れ、ストレスやエレクトロマイグレーションなどによる
電極配線の断線が生じにくくなる。
膜の形成が可能になる。また、PdGe合金膜の膜厚が厚く
なるので、該合金膜から成るゲート電極が低抵抗化さ
れ、ストレスやエレクトロマイグレーションなどによる
電極配線の断線が生じにくくなる。
【００４３】加えて、ゲート電極の低抵抗化により、該
電極形成後に、TiAuなどの低抵抗金属を蒸着・パターニ
ングして電極の低抵抗化をおこなう必要がない。よっ
て、工程がその分少なくて済む。
電極形成後に、TiAuなどの低抵抗金属を蒸着・パターニ
ングして電極の低抵抗化をおこなう必要がない。よっ
て、工程がその分少なくて済む。
【００４４】よって、品質の高いＲＨＥＴやＨＥＴなど
の提供に寄与するところ大である。
の提供に寄与するところ大である。
【図１】本発明の一実施例装置の製造工程を示す断面図
（その１）である。
（その１）である。
【図２】本発明の一実施例装置の製造工程を示す断面図
（その２）である。
（その２）である。
【図３】本発明の一実施例装置の製造工程を示す断面図
（その３）である。
（その３）である。
【図４】ＲＨＥＴの一例を示す断面図である。
【図５】従来の製造工程の一例を示す断面図（その１）
である。
である。
【図６】従来の製造工程の一例を示す断面図（その２）
である。
である。
１ InP 基板、 ２ n-InGaAsコレクタ層、 ３ i-In（AlGa）Asコレクタバリア層、 ４ n-InGaAsベース層（化合物半導体層）、 ５ 共鳴トンネリングエミッタバリア層（エミッタバリ
ア層）、 ５ａ，５ｃ InAlAs層、 ５ｂ InGaAs層、 ６ n-InGaAsエミッタ層、 ７ Si3N4 膜、 ８ SiO2膜、 ９ 窓、 １０，２０ フォトレジスト、 １１ サイドウォール、 １２ａ，１２ｂ Pd膜、 １３ａ，１３ｂ Ge膜、 １４ PdGe合金膜（合金化膜）、 １５ InGaAsPd層、 １６ InGaAsPdGe層、 １９ エミッタ電極、 ２１ ベース電極。
ア層）、 ５ａ，５ｃ InAlAs層、 ５ｂ InGaAs層、 ６ n-InGaAsエミッタ層、 ７ Si3N4 膜、 ８ SiO2膜、 ９ 窓、 １０，２０ フォトレジスト、 １１ サイドウォール、 １２ａ，１２ｂ Pd膜、 １３ａ，１３ｂ Ge膜、 １４ PdGe合金膜（合金化膜）、 １５ InGaAsPd層、 １６ InGaAsPdGe層、 １９ エミッタ電極、 ２１ ベース電極。
Claims (1)
- 【請求項１】 InGaAsを含む化合物半導体層（４）にオ
ーミックコンタクトする電極の製造方法であって、 該化合物半導体層（４）上にPd膜（１２ａ）とGe膜（１
３ａ）とを交互に複数回繰り返して積層する工程と、 アニールにより前記Pd膜（１２ａ）と前記Ge膜（１３
ａ）とを合金化するとともに、前記化合物半導体層
（４）と前記合金化膜（１４）とをアロイして、その界
面に低抵抗層（１６）を形成する工程とを有することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18008692A JPH0629517A (ja) | 1992-07-07 | 1992-07-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18008692A JPH0629517A (ja) | 1992-07-07 | 1992-07-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629517A true JPH0629517A (ja) | 1994-02-04 |
Family
ID=16077209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18008692A Withdrawn JPH0629517A (ja) | 1992-07-07 | 1992-07-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629517A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5865597A (en) * | 1995-03-31 | 1999-02-02 | Aisin Seiki Kabushiki Kaisha | Liquid pump for preventing contact between the sealing structure and pressurized liquid |
| TWI482266B (zh) * | 2011-12-22 | 2015-04-21 | Intel Corp | 與互補金屬氧化物半導體（ｃｍｏｓ）相容之無金接點 |
-
1992
- 1992-07-07 JP JP18008692A patent/JPH0629517A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5865597A (en) * | 1995-03-31 | 1999-02-02 | Aisin Seiki Kabushiki Kaisha | Liquid pump for preventing contact between the sealing structure and pressurized liquid |
| TWI482266B (zh) * | 2011-12-22 | 2015-04-21 | Intel Corp | 與互補金屬氧化物半導體（ｃｍｏｓ）相容之無金接點 |
| US9252118B2 (en) | 2011-12-22 | 2016-02-02 | Intel Corporation | CMOS-compatible gold-free contacts |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |