JPS6312167A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置の製造方法に係り、特に高
密度化及び高速化に適し定バイポーラ型半導体集積回路
装置の製造方法に関するものである。

〔従来の技術〕

半導体集積回路の用途として１％に高速動作を必要とす
る分野では、一般にバイポーラ型半導体集積回路装置が
使用されている。

この・９イポ一ラ型半導体集積回路装置に於て、動作速
度は回路全構成するトランジスタのベース抵抗ｒｂ、利
得帯域幅積ｆＴ及びトランジスタ・抵抗・配線等の寄生
’８ｋによって決定される。特に寄生容量の低減に対し
ては、一般に厚い酸化膜により素子分離全行い、多結晶
シリコンを用いてベース電極を素子領域の外部に引き出
してベース面積を縮小すると共に、多結晶シリコン抵抗
層及び金属配線を分離酸化膜上に形成する方法が採らｎ
でいる。−万、ベース抵抗ｒｂの低減には、不活性ベー
ス領域を低抵抗化すると共に、エミッタ領域幅を可能な
限り細くして、エミッタ領域直下の活性ベース層の抵抗
を減少させることが有効である。

ま之利得帝域幅槙ｆＴの同上には、エミッタ領域及び活
性ベース層の接合を浅くすることが必要でめる。

以上の各事項を実現することを目的として提案された従
来技術としては１％開昭５９−１９３７３号に開示され
＆ｍ造方法がある。以下、第２図に基いて上記従来の製
造方法を説明する。

第２１囚は、公知の技術によって半導体基板を素子分離
した後、コレクタ抵抗低減用のＮ＋型コレクタシンク領
域を形成した状態を示しており、１はＰ−型シリコン基
板、２はＮ中型埋込層、３はＮ−型エピタキシャル層、
４は分離酸化膜（ＳｉＯｘ）、５はＮ＋型コレクタシン
ク領域である。

次に第２図（８）に示す如く、Ｎ−型エピタキシャル層
３の表面にＰ型不純物として質量の大きい硼素化合物１
例えばＢＦ、＋のイオン注入を行って活性ベース層６を
形成した後、基板全面に多結晶シリコン膜７、及びシリ
コン酸化膜（ＳｉＯｘ）とシリコン窒化膜（ＳｉＮｘ）
から成る耐酸化性膜８ｔｌ−順次積層形成する。

次いで第２図（ｃ）に示すように、レジスト膜８０ａ。

８０ｂ　、８０ｃ　、８０ｄｔ用い、これらｆ　？　ス
フとして耐酸化性膜８ａ、８ｂ、８ｃ、８ｄを残し他部
を除去する。続いてレジスト膜８０ａ、８０ｂ。

８０ｃ、８０ｄ及び耐酸化性膜８ａ、８ｂ、８ｃ。

８ｄｉマスクとして、Ｐ型不純物の硼素をイオン注入し
、活性ベース層６の一部に高濃度ベース領域６ａ、６ｂ
を夫々形成する。

次にレジスト膜８０ａ、８０ｂ、８０ｃ、８０ｄを除去
してアニール処理を施した後、第２図（２）に示すよう
に多結晶シリコン膜７を高圧酸化法により選択酸化して
シリコン酸化膜（ＳｉＯｘ）　９ａ、９ｂ。

９ｃ、９ｄ、９ｅ’：形成し、これによりトランジスタ
のｔ他用多結晶シリコン膜７ａ、７ｂ、７ｃ及び抵抗用
多結晶シリコン膜７ｄを夫々分離する。

次いで耐酸化性膜８ａ、８ｂ、８ｃ、８ｄ’ｉ＝除去し
、多結晶シリコン膜７ａ、７ｂ、７ｃ、７ｄの表面に薄
く酸化した後、第２図りのようにレジスト膜８０ｅ　、
８０ｆ　、８０ｇｔ−マスクとして、多結晶シリコン膜
７ｂ、７ｃにＮ型不純吻である砒素を高濃度にイオン注
入する。

そしてレジストＩＪｉ８０ｅ　、８０　ｆ　、８０ｇｋ
除去し、比較的低温で酸化処理を行うと、第２図に）に
示す如く高濃度の砒素を含む多結晶シリコン膜７ｂ、７
ｃ上には、多結晶シリコン膜７ａ、７ｄ上よりも酸化膜
が厚く成長する。次にこの膜厚差を利用して、多結晶シ
リコン膜７ａ、７ｄのみに自己整合的にＰ型不純物とし
て高濃度の硼素をイオン注入し、次いで熱処理すること
により不純物を拡散させ低抵抗の不活性ベース領域ｌＯ
１及びエミッタ領域１１ｔ−夫々形成する。

この後、第２図Ｃ）に示すようにコンタクトホール１４
ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅを夫夫開窓し、金
属電極１２ａ、１２ｂ、１２ｃ、１２ｄ。

１２ｅを夫々形成する。この金属電極１２ａ、１２ｂ。

１２ｃ、１２ｄ、１２ｅには、多結晶シリコンとアルミ
ニウム（、ｌ’）の固相反応全防止する為、アルミニウ
ム・シリコン合金（Ａ／−８ｔ）が用いられる。−万上
記コンタクトホール、例えば１４ａ。

１４ｂ、１４ｃは、周囲の厚いシリコン酸化膜９ａ。

９ｂ　、９ｃ　、９ｄにより下部の電極用多結晶シリコ
ン７ａ、７ｂ、７ｃよｐも寸法を大きくして自己整合的
に形成することができる。またエミッタ領域１１０図面
に垂直方向の両端部は、分離酸化膜４に接し之ウォール
ドエミッタ構造となっている。

上記製造方法によれば、ウォールドエミッタ構造のトラ
ンジスタが容易に形成可能であり、更に多結晶シリコン
膜７＆によってベース電極を素子領域の外部へ引き出し
ているので、ベース面積が著しく縮小され、コレクタ・
ベース間接合容量の低減に効果的である。ま定年活性ベ
ース領域１０、高濃度ベース領域６ａが共に低抵抗であ
る為、ベース抵抗ｒｂも低減される。

〔発明が解決しようとする問題点〕

しかしながら上述した従来の製造方法では、多結晶シリ
コン膜に砒素や硼素を高濃度にイオン注入して、熱処理
によりこれら不純物を拡散させ単結晶シリコン基板中に
エミッタ領域及びベース領域を形成するようにしている
。

この為、拡散後でらっても多結晶シリコン膜表面の不純
物磯度は、エミッタ領域及びベース領域よりも高くなっ
ている。従って、この多結晶シリコンｆｆ１Ｋコンタク
トホール全開窓し、アルミニウム・シリコン合金゛鑞極
を形成する場合、制不純物濃度の故、４００〜５００℃
程反の熱処理によって多結晶シリコンは電極のアルミニ
ウムと容易に固相反応全引き起こす。即ち、電極表面に
まで多結晶シリコンが析出し、電極の比抵抗が増大する
のでトランジスタの高速化が妨げられるという問題がめ
つ次。

本発明は、上述した従来技術の持つ問題を解消し、高速
動作全可能とする低抵抗電極を再現性良く得るようにし
た半導体集積回路装置の装造方法を提供することを目的
とする。

〔問題点を解決する友めの手段〕

に分離酸化膜及びコレクタ抵抗低減用のコレクタシンク
領域を形成した後、上記エピタキシャル層表面部に活性
ベース層を形成すると共に多結晶半導体膜を積層し、こ
の後上記活性ベース層の一部に高濃度ベース領域を形成
し、次に上記多結晶半導体膜全所望の如く選択酸化し、
この後夫々分離された上記多結晶半導体膜に異導電型不
純物及び同導を型不純物を夫々順次選択的に注入し、拡
散させることにより上記活性ベース層の一部にエミッタ
領域及び不活性ベース領域とを夫々形成する。

その後、コンタクトホールを開窓して硅素化チタン膜を
被着し、これをパターニングし念後、その表面を窒化さ
せ、しかる後にＡｊまたはＡＩ！合金の金属膜を破着し
、これｔ−パターニングして多層構造の電極を形成する
ようにし之ものである。

〔作用〕

以上のように、本発明によれば、不純物を注入した多結
晶半導体膜上に硅素化チタン膜を積層し、この硅素化チ
タン膜の表面を窒化し、その上にＭま几はＡ７合金の金
属膜を被着するようｅζしている。

ここで表面を窒化させ之硅索化チタン膜は、　ＡｊやＳ
ｉ等の多結晶半導体材料の構成元素に対しバリアとして
作用し、これらの相互拡散を抑制するという性質を有す
る。

この為、後工程での熱処理の際に、下地の多結晶半導体
膜と上部のＡｊま友はＡｌ合金中Ａｊとの間の固相反応
を防止することができる。

〔実施例〕

以下第１図に基き、本発明の一実施例を詳細に説明する
。なお図中、第２図と同一ま几は相当個所には同一符号
を付すこととする。

まず第１図（４）に示す如く、Ｐ−型シリコン基板から
成る半導体基板１にＮ串型埋込層２及びＮ−型エピタキ
シャル層３を形成した後、周知の素子分離技術によシ厚
いシリコン酸化膜（ＳｉＯｘ）から成る第１の分離酸化
膜４を形成し、更にコレクタ抵抗低減用のＮ＋型コレク
タシンク領域５を形成する。

次に第１図（Ｂ）に示すように、Ｎ″″型エピタキシャ
ル層３の表面にＰ型不純物として、例えばＢＦ２”全注
入エネルギー７０〜８０　ＫｅＶ　、ドーズ１に５×１
０１４ｉｏｎｓ／−程度の条件でイオン注入して活性ベ
ース層６を形成する。この後、基板全面に多結晶シリコ
ンから成る多結晶半導体膜７　全２０００〜５ｏｏｏＡ
程度槓層し、更に２００ズ程度のシリコン酸化膜（Ｓｉ
Ｏｘ）と５００〜２０００ズ程度のＣＶＤ−シリコン窒
化膜（ＳｉＮｘ）から成る耐酸化性膜８を積層する。

次いで第１図（ｃ）に示す如く、第１のレジスト膜８０
ａ、８０ｂ、８０ｃ、８０ｄｆ、形成し、これをマスク
として耐酸化性膜８にエツチング全施し、必要部の耐酸
化性膜８ａ、８ｂ、８ｃ、８ｄのみを残すようにする。

続いて第１のレジスト膜８０ａ。

８０ｂ　、８０ｃ　、８０ｄ及び耐酸化性膜８ａ　、　
８ｂ　。

８ｃ、８ｄをマスクとして用い、Ｐ型不純物として硼素
全ドーズ量１〜５　Ｘ　１０”　１ｏｎｓ／−厚反の条
件でイオン注入する。なお注入エネルギーは、多結晶シ
リコン膜７の膜厚が３ｏｏｏＡ程度の場合、１５０　Ｋ
ｅＶ程度に設定するのが好ましい。このイオン注入によ
り、活性ベース層６の２つに分離した領域に高濃度ベー
ス領域６ａ、６ｂを形成する。

セして第１図（２）に示す如く、第１のレジスト膜８０
ａ、８０ｂ、８０ｃ、８０ｄを除去し、必要に応じて適
度の熱処理を行つｆｃ後、耐酸化性膜８ａ。

８ｂ、８ｃ、８ｄｆｔ、マスクとして多結晶シリコン膜
７に選択酸化を施してシリコン酸化膜（ＳｉＯｘ）から
成る第２の分離酸化膜９ａ、９ｂ、９ｃ、９ｄ。

９ｅを形成し、これによシトランジスタの電極用多結晶
半導体膜（多結晶シリコン）７ａ、７ｂ。

７ｃと抵抗用多結晶半導体膜（多結晶シリコン）７ｄと
を夫々分離する。なお、上記選択酸化の際には、高濃度
ベース領域６ａ、６ｂ中の不純物拡散を抑制する為に、
高圧酸化法を用いることが好ましい。

次に第１図（２）に示す如く、耐歌化注膜８ａ　、　８
ｂ　。

８ｃ　、８ｄを除去し、選択酸化されない多結晶シリコ
ン膜７ａ　、７ｂ　、７ｃ　、７ｄの表面を全面酸化に
より酸化して、５００〜１０００ス程度の薄い酸化膜（
ＳｉＯｘ）９０ａ、９０ｂ、９０ｃ、９０ｄｔ−形成し
友後、第２のレジスト膜８０ｅ、８０ｆ。

８０ｇｋ形成し、これをマスクとして多結晶シリコン膜
７ｂ、７ｃにＮ型不純物の砒素を注入エネルギー６０　
ＫｅＶ　、ドーズｉｔ　ｌ〜２　Ｘ　１０１６ｔｏｎｓ
／ｉ＠！の条件でイオン注入する。

次いで第１図に）のように、第２のレジスト膜８０ｅ　
、８０ｆ　、８０ｇ’ｅ除去し、全面酸化として９００
〜１０００°Ｃで湿式酸化すると上記酸化膜９０ａ、９
０ｂ、９０ｃ、９０ｄは、高濃度の砒素金倉む多結晶シ
リコン膜７ｂ、７ｃ上には他の多結晶シリコン膜７ａ、
７ｄ上よシもｘｏｏｏＡ程度以上厚く成長する。この成
長しｔ酸化膜９０ａ。

９０ｂ、９０ｃ、９０ｄの膜厚差を利用して、多結晶シ
リコン膜７ａ、７ｄのみにＰ型不純物として高濃度の硼
素を自己整合的にイオン注入する。

このイオン注入の条件としては、注入エネルギー７０　
ＫｅＶ　、　　ドーズｉｋ　１〜２　Ｘ　１０”　１ｏ
ｎｓ／ｃｊ程度が望ましい。

しかる後に、熱処理を施して不純物を拡散させ、多結晶
シリコン膜７ａ下部の高濃度ベース領域６ａ側に低抵抗
の不活性ベース領域１０を、また多結晶シリコン膜７ｂ
下部の活性ベース層６の表面部にエミッタ領域１１を夫
々形成する。

そして第１図（Ｇ）に示す如く、周知のフォトリングラ
フィ技術を用いて多結晶シリコン膜７ａ、７ｂ。

７ｃ　、７ｄ上の所定個所にコンタクトホール１４ａ。

１４ｂ、１４ｃ、１４ｄ、１４ｅ’ｒ夫々開窓した後、
真空装置中において基板全面に硅素化チタン膜（ＴｉＳ
ｉｘ）　１３　’？：　５００〜３０００Ａ程度被着す
る。

ここで硅素化チタン膜１３の被着方法としては、ＣＶＤ
法でも、またＴｉ　Ｓｉ、ターグツトを用い友スパッタ
法のいずれでも良い。

次に第１図■に示すように、周知のホトリソグラフィ技
術を用いてコンタクトホール１４ａ、１４ｂ。

１４ｃ、１４ｄ、１４ｅｔｌ−覆うようにして硅素化チ
タン膜１３ａ、１３ｂ、１３ｃ　、１３ｄ、１３ｅを残
し、他を除去する。更に９累ガス（Ｎ、）雰囲気中にお
いて、９００〜１０００’ＣＷ度の温度条件で熱処理す
ることにより硅素化チタン膜１３ａ、１３ｂ。

１３ｃ、１３ｄ、１３ｅの表面に窒化膜（図示せず）′
ｆ、成長させる。この窒化膜の厚さは、５００〜２００
０　Ａ程度が望ましい。

次いで第１図（Ｉ）のように、真空装置中にてＭま之は
ＡＩ！−８ｉから成る金属膜を全面に被着し、続いて周
知のフォトリングラフィ技術を用いて上記金属膜全パタ
ーニングし、硅素化チタン膜１３ａ。

１３ｂ、１３ｃ、１３ｄ、１３ｅ上に金属膜１２ａ。

１２ｂ、１２ｃ、１２ｄ、１２ｅを残すようにする。こ
れによジ多層構造の電極１５ａ；１３ａ＋１２ａ　、１
５ｂ；　１３ｂ＋１２ｂ、１５ｃ：１３ｃ＋１２ｃ、１
５ｄ；１３ｄ＋１２ｄ、１５ｅ：１３ｅ＋１２ｅが夫々
形成される。この後、電極１５ａ、１５ｂ、１５ｃ、１
５ｄ、１５ｅと下地の多結晶シリコン膜７ａ、７ｂ、７
ｃ、７ｄとのオーミック特性を改善する為に、窒素ガス
（Ｎ２）雰囲気中にて４００〜５００℃程度の熱処理を
行う。

以上のプロセスにより、本発明の半導体集積回路装置の
製造方法全完了する。

〔発明の効果〕

以上詳細に説明したように、本発明によれば、不純物を
注入し之多結晶半導体膜上に硅素化チタン膜上積層し、
この硅素化チタン膜の光面を窒化し、その上にＡＩ！ま
九はＡｌ合金金属膜を被着して多層構造の電極を形成す
るようにしている。この為、バリアとしての機能を有し
、相互拡散を抑制する窒化された硅素化チタン膜の介在
により、後工程の熱処理時において、高濃度の不純物を
含む下地の多結晶半導体膜と上層のｈｐま念はＡｌ合金
金属膜中のＡＩ！との間の固相反応を防止することがで
きる。

従って上記の如き多層構造の電極において、上層の金属
膜は多結晶半導体膜との反応により比抵抗が増大するこ
となく小比抵抗に維持され、電極として金属膜の特性を
最大限に利用することができ、トランジスタの高速性を
向上できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を説明する工程断面図、第２
図は従来例を説明する工程断面図である。 １・・・半導体基板（Ｐ″″型シリコン基板）、２・・
・Ｎ＋型埋込層、３・・・Ｎ−型エピタキシャル層、４
・・・第１の分離酸化膜（ＳｉＯｘ）、５・・・Ｎ＋型
コレクタシンク領域、６・・・活性ベース層、６ａ、６
ｂ・・・高溌圧ベース領域、７，７ａ〜７ｄ・・・多結
晶半導体膜（多結晶シリコン）、８，８ａ〜８ｄ・・・
耐酸化性膜（Ｓｉ　Ｏｘ　＋　ＳｉＮｘ　）、９　ａ〜
９　ｅ−第２の分＝Ｖ化膜（Ｓｔｙｘ）、１０・・・不
活性ベース領域、１１・・・エミッタ領域、１２ａ〜１
２ｅ・・・金属膜（ＡＩ！またはＡｔ−８ｔ）、１３　
、１３　ａ　〜１３　ｅ　・・−硅素化チタン膜（Ｔｉ
Ｓｉｘ）、１４　ａ〜ｌ　４　ｅ−Ｈンタクトホール、
１５　ａ　〜１５　ｅ−＝電極、８０　ａ　〜８０　ｄ
−・・第１のレジスト膜、８０ｅ〜８０ｇ・・・第２の
レジスト膜、９０　ａ　〜９０　ｄ　・＝酸化膜（Ｓｔ
ｙｘ）。 第１図 第２図 １０　　不Ａぺ１き、可−スイ胃幻碇　　Ｉｆ　ニジ！
クイ夷境尤創矢仲１を整し唱す３工１１χ午１１沼第２
図

Claims (1)

【特許請求の範囲】
1. （１）（ａ）半導体基板にこれと異導電型の埋込層及び
   エピタキシャル層、更に素子分離用の第１の分離酸化膜
   を形成した後、異導電型のコレクタシンク領域を形成す
   る工程と、 （ｂ）上記エピタキシャル層表面部に同導電型の活性ベ
   ース層を形成した後、多結晶半導体膜及び所望するパタ
   ーンの耐酸化性膜を順次形成する工程と、 （ｃ）上記耐酸化性膜をマスクとして同導電型不純物を
   注入し、上記活性ベース層の一部に高濃度ベース領域を
   形成する工程と、 （ｄ）上記耐酸化性膜をマスクとして上記多結晶半導体
   膜を選択酸化し、第２の分離酸化膜を形成する工程と、 （ｅ）上記耐酸化性膜を除去し、上記選択酸化の施され
   ない多結晶半導体膜上に薄い酸化膜を形成し、更にこの
   酸化膜を介して異導電型不純物を選択的に注入する工程
   と、 （ｆ）基板を酸化して、膜厚差を呈する上記酸化膜を介
   して同導電型不純物を選択的に注入し、更に拡散処理に
   より上記活性ベース層に不活性ベース領域及びエミッタ
   領域を夫々形成する工程と、（ｇ）上記第２の分離酸化
   膜で分離された上記多結晶半導体膜上にコンタクトホー
   ルを開窓し、しかる後に硅素化チタン膜を被着しこれを
   所望の如くパターニングした後、更にその表面を窒化す
   る工程と、 （ｈ）この後、ＡｌまたはＡｌ合金の合金膜を被着しこ
   れを所望の如くパターニングして、多層構造の電極を形
   成する工程 とを含むことを特徴とする半導体集積回路装置の製造方
   法。