JPH05326928A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05326928A JPH05326928A JP13396992A JP13396992A JPH05326928A JP H05326928 A JPH05326928 A JP H05326928A JP 13396992 A JP13396992 A JP 13396992A JP 13396992 A JP13396992 A JP 13396992A JP H05326928 A JPH05326928 A JP H05326928A
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Abstract
(57)【要約】
【目的】本発明は、PdGe合金よりなるベース電極とInGa
Asベース層とを接続する構造のＨＥＴ又はＲＨＥＴを有
する半導体装置の製造方法に関し、InGaAsベース層とPd
Ge合金電極とのコンタクト抵抗を減らすことなく、しか
も、PdGe合金化の際の絶縁膜との剥離を生じ難くするこ
とを目的とする。 【構成】少なくともベース層４の露出面のベース電極形
成領域を囲む部分に絶縁膜８を形成する工程と、前記ベ
ース層４の上に、Pd膜12とGe膜13を１：１〜１：1.５の
割合の厚さで、かつ、合計の厚さを30nm以下として積層
する工程と、前記Pd膜12と前記Ge膜13を５分以下の時間
でアニールして合金化率１００％のPdGe合金膜14を形成
する工程と、前記ベース層４と前記PdGe合金膜14をアロ
イして、その界面に低抵抗層16を形成する工程と、前記
PdGe合金膜14をパターニングして前記ベース形成領域に
ベース電極21を形成する工程とを含み構成する。
Asベース層とを接続する構造のＨＥＴ又はＲＨＥＴを有
する半導体装置の製造方法に関し、InGaAsベース層とPd
Ge合金電極とのコンタクト抵抗を減らすことなく、しか
も、PdGe合金化の際の絶縁膜との剥離を生じ難くするこ
とを目的とする。 【構成】少なくともベース層４の露出面のベース電極形
成領域を囲む部分に絶縁膜８を形成する工程と、前記ベ
ース層４の上に、Pd膜12とGe膜13を１：１〜１：1.５の
割合の厚さで、かつ、合計の厚さを30nm以下として積層
する工程と、前記Pd膜12と前記Ge膜13を５分以下の時間
でアニールして合金化率１００％のPdGe合金膜14を形成
する工程と、前記ベース層４と前記PdGe合金膜14をアロ
イして、その界面に低抵抗層16を形成する工程と、前記
PdGe合金膜14をパターニングして前記ベース形成領域に
ベース電極21を形成する工程とを含み構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、より詳しくは、PdGe合金よりなるベース電極と
InGaAsベース層とを接続する構造のＨＥＴ又はＲＨＥＴ
を有する半導体装置の製造方法に関する。
に関し、より詳しくは、PdGe合金よりなるベース電極と
InGaAsベース層とを接続する構造のＨＥＴ又はＲＨＥＴ
を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】InGaAs系のＨＥＴ（hot electron trans
istor)は、一般に図５(a) に示すような構造をしてお
り、InP 基板５１の上に、n-InGaAsコレクタ層５２、i-
In(AlGa)Asコレクタバリア層５３、n-InGaAsベース層５
４、i-InAlAsエミッタバリア層５５及びn-InGaAsエミッ
タ層５６を順に積層してなるものである。そして、コレ
クタ層５２にはコレクタ電極５７が、ベース層５４には
ベース電極５８が、エミッタ層５６にはエミッタ電極５
９がそれぞれ接続されている。
istor)は、一般に図５(a) に示すような構造をしてお
り、InP 基板５１の上に、n-InGaAsコレクタ層５２、i-
In(AlGa)Asコレクタバリア層５３、n-InGaAsベース層５
４、i-InAlAsエミッタバリア層５５及びn-InGaAsエミッ
タ層５６を順に積層してなるものである。そして、コレ
クタ層５２にはコレクタ電極５７が、ベース層５４には
ベース電極５８が、エミッタ層５６にはエミッタ電極５
９がそれぞれ接続されている。
【０００３】ところで、７７Ｋの温度下で動作させるＨ
ＥＴでは、エミッタ層５６からコレクタ層５２への電子
の到達量を多くするために、その間のベース層５４を薄
く形成し、しかも、その不純物濃度を１×１０18／cm3
程度と低くしている。
ＥＴでは、エミッタ層５６からコレクタ層５２への電子
の到達量を多くするために、その間のベース層５４を薄
く形成し、しかも、その不純物濃度を１×１０18／cm3
程度と低くしている。
【０００４】また、加熱処理によるベース電極構成元素
のコレクタバリア層５３への突き抜けを防止し、ベース
電極５８のコンタクト抵抗の低減を図る必要があり、ベ
ース電極５８はPdGe合金により形成されている。
のコレクタバリア層５３への突き抜けを防止し、ベース
電極５８のコンタクト抵抗の低減を図る必要があり、ベ
ース電極５８はPdGe合金により形成されている。
【０００５】このベース電極５８は一般に次のような工
程で形成されることになる。まず、図６(a) に示すよう
に、InP 基板５１の上に、コレクタ層５２、コレクタバ
リア層５３、n-InGaAsベース層５４を形成する。つい
で、n-InGaAsベース層５４の上に、i-InAlAs層６１とn-
InGaAs層６２を順に積層した後に、Si3N4 膜６３をマス
クにしてそれらの層６１，６２をパターニングしてエミ
ッタバリア層５５とエミッタ層５６とする。
程で形成されることになる。まず、図６(a) に示すよう
に、InP 基板５１の上に、コレクタ層５２、コレクタバ
リア層５３、n-InGaAsベース層５４を形成する。つい
で、n-InGaAsベース層５４の上に、i-InAlAs層６１とn-
InGaAs層６２を順に積層した後に、Si3N4 膜６３をマス
クにしてそれらの層６１，６２をパターニングしてエミ
ッタバリア層５５とエミッタ層５６とする。
【０００６】この後に、図６(b) に示すように、ＣＶＤ
法により全体に保護膜としてSiO2膜６４を積層した後
に、Si3N4 膜６３の部分とその周囲のベース電極形成領
域Ｘに窓６５を有するフォトレジスト６６を形成し、こ
れをマスクにしてSiO2膜６４を垂直方向に異方性エッチ
ングし、図６(c) に示すように、エミッタ層５６とエミ
ッタバリア層５５の側方にSiO2サイドウォール６７を形
成するとともに、ベース電極形成領域Ｘのベース層５４
を露出し、その周囲にSiO2膜６４を残存させる。
法により全体に保護膜としてSiO2膜６４を積層した後
に、Si3N4 膜６３の部分とその周囲のベース電極形成領
域Ｘに窓６５を有するフォトレジスト６６を形成し、こ
れをマスクにしてSiO2膜６４を垂直方向に異方性エッチ
ングし、図６(c) に示すように、エミッタ層５６とエミ
ッタバリア層５５の側方にSiO2サイドウォール６７を形
成するとともに、ベース電極形成領域Ｘのベース層５４
を露出し、その周囲にSiO2膜６４を残存させる。
【０００７】ついで、SiO2膜６４のエッチングにより露
出したSi3N4 膜６３をドライエッチングにより除去して
から、図７(d) に示すように、Pd膜６８とGe膜６９を順
に積層し、これらをアニールにより合金化して図７(e)
に示すようなPdGe合金膜７０を形成した後に、n-InGaAs
ベース層５４の上層部とPdGe合金膜７０の底部とを合金
化してコンタクト層７１を形成するためのアロイを行
い、これによりベース層５４とPdGe合金膜７０とのコン
タクト抵抗を小さくするようにしている。
出したSi3N4 膜６３をドライエッチングにより除去して
から、図７(d) に示すように、Pd膜６８とGe膜６９を順
に積層し、これらをアニールにより合金化して図７(e)
に示すようなPdGe合金膜７０を形成した後に、n-InGaAs
ベース層５４の上層部とPdGe合金膜７０の底部とを合金
化してコンタクト層７１を形成するためのアロイを行
い、これによりベース層５４とPdGe合金膜７０とのコン
タクト抵抗を小さくするようにしている。
【０００８】この場合のPd膜６８とGe膜６９は、経験的
にそれぞれ３０nm、４０nmの膜厚にし、また、アニール
は２５０℃の温度で７分間行い、アロイは３５０℃で１
分間行っている。
にそれぞれ３０nm、４０nmの膜厚にし、また、アニール
は２５０℃の温度で７分間行い、アロイは３５０℃で１
分間行っている。
【０００９】そして、アロイ後にTi／Au膜（不図示）を
１０nm／２００nm程度蒸着した後にアルゴンの斜めイオ
ンミリングにより、サイドウォール６７の表面を界にし
てTi／Au膜及びPdGe合金膜７０を分離する。そして、エ
ミッタ層５６の上の金属をエミッタ電極５９とし、ま
た、ベース層５４の上の金属をベース電極５４とする。
１０nm／２００nm程度蒸着した後にアルゴンの斜めイオ
ンミリングにより、サイドウォール６７の表面を界にし
てTi／Au膜及びPdGe合金膜７０を分離する。そして、エ
ミッタ層５６の上の金属をエミッタ電極５９とし、ま
た、ベース層５４の上の金属をベース電極５４とする。
【００１０】
【発明が解決しようとする課題】しかし、このようなア
ニールを行うと、図７(e) に示すように、ベース電極形
成領域Ｘの周囲にあるSiO2膜６４やサイドウォール６７
とPdGe合金膜７０との密着性が悪くなってPdGe合金膜７
０が剥離し、この後のアロイによってさらにその剥離が
増長されるので、PdGe合金膜７０のパターニングに支障
が生じるといった問題がある。
ニールを行うと、図７(e) に示すように、ベース電極形
成領域Ｘの周囲にあるSiO2膜６４やサイドウォール６７
とPdGe合金膜７０との密着性が悪くなってPdGe合金膜７
０が剥離し、この後のアロイによってさらにその剥離が
増長されるので、PdGe合金膜７０のパターニングに支障
が生じるといった問題がある。
【００１１】この場合、アニール時間を短くすることも
考えられるが、これによれば合金化が不完全となり、し
かもアロイの際にn-InGaAsベース層５４の中に拡散する
Geの量が少なくなってコンタクト抵抗が高くなってしま
い、好ましくない。
考えられるが、これによれば合金化が不完全となり、し
かもアロイの際にn-InGaAsベース層５４の中に拡散する
Geの量が少なくなってコンタクト抵抗が高くなってしま
い、好ましくない。
【００１２】本発明はこのような問題に鑑みてなされた
ものであって、ホットエレクトロントランジスタのInGa
Asベース層とPdGe合金電極とのコンタクト抵抗を減らす
ことなく、しかも、PdGe合金膜と絶縁膜との剥離を生じ
難くすることができる半導体装置の製造方法を提供する
ことを目的とする。
ものであって、ホットエレクトロントランジスタのInGa
Asベース層とPdGe合金電極とのコンタクト抵抗を減らす
ことなく、しかも、PdGe合金膜と絶縁膜との剥離を生じ
難くすることができる半導体装置の製造方法を提供する
ことを目的とする。
【００１３】
【課題を解決するための手段】上記した課題は、図１〜
３に例示するように、InGaAs系のベース層を備えたＨＥ
Ｔ又はＲＨＥＴを有する半導体装置の製造方法におい
て、コレクタ層２の上にコレクタバリア層３とInGaAs系
のベース層４を形成する工程と、前記ベース層４の上に
エミッタバリア層５とエミッタ層６を突出形成する工程
と、少なくとも前記ベース層４の露出面のベース電極形
成領域を囲む部分に絶縁膜８を形成する工程と、Pd膜１
２とGe膜１３を１：１〜１：1.５の割合の厚さで、か
つ、合計の厚さを３０nm以下として積層する工程と、前
記Pd膜１２と前記Ge膜１３を５分以下の時間でアニール
して合金化率１００％のPdGe合金膜１４を形成する工程
と、前記ベース層４と前記PdGe合金膜１４をアロイし
て、その界面に低抵抗層１６を形成する工程と、前記Pd
Ge合金膜１４をパターニングして前記ベース形成領域に
ベース電極２１を形成する工程とを有することを特徴と
する半導体装置の製造方法により達成する。
３に例示するように、InGaAs系のベース層を備えたＨＥ
Ｔ又はＲＨＥＴを有する半導体装置の製造方法におい
て、コレクタ層２の上にコレクタバリア層３とInGaAs系
のベース層４を形成する工程と、前記ベース層４の上に
エミッタバリア層５とエミッタ層６を突出形成する工程
と、少なくとも前記ベース層４の露出面のベース電極形
成領域を囲む部分に絶縁膜８を形成する工程と、Pd膜１
２とGe膜１３を１：１〜１：1.５の割合の厚さで、か
つ、合計の厚さを３０nm以下として積層する工程と、前
記Pd膜１２と前記Ge膜１３を５分以下の時間でアニール
して合金化率１００％のPdGe合金膜１４を形成する工程
と、前記ベース層４と前記PdGe合金膜１４をアロイし
て、その界面に低抵抗層１６を形成する工程と、前記Pd
Ge合金膜１４をパターニングして前記ベース形成領域に
ベース電極２１を形成する工程とを有することを特徴と
する半導体装置の製造方法により達成する。
【００１４】または、InGaAs系のベース層を備えたＨＥ
Ｔ又はＲＨＥＴを有する半導体装置の製造方法におい
て、コレクタ層２の上にコレクタバリア層３とInGaAs系
のベース層４を形成する工程と、前記ベース層４の上に
エミッタバリア層５とエミッタ層６を突出形成する工程
と、少なくとも前記ベース層４の露出面のベース電極形
成領域を囲む部分に絶縁膜８を形成する工程と、スパッ
タ法或いは蒸着法によりPdGe合金膜１４を形成する工程
と、前記ベース層４と前記PdGe合金膜１４をアロイし
て、その界面に低抵抗層16を形成する工程と、前記PdGe
合金膜１４をパターニングして前記ベース形成領域にベ
ース電極２１を形成する工程とを有することを特徴とす
る半導体装置の製造方法により達成する。
Ｔ又はＲＨＥＴを有する半導体装置の製造方法におい
て、コレクタ層２の上にコレクタバリア層３とInGaAs系
のベース層４を形成する工程と、前記ベース層４の上に
エミッタバリア層５とエミッタ層６を突出形成する工程
と、少なくとも前記ベース層４の露出面のベース電極形
成領域を囲む部分に絶縁膜８を形成する工程と、スパッ
タ法或いは蒸着法によりPdGe合金膜１４を形成する工程
と、前記ベース層４と前記PdGe合金膜１４をアロイし
て、その界面に低抵抗層16を形成する工程と、前記PdGe
合金膜１４をパターニングして前記ベース形成領域にベ
ース電極２１を形成する工程とを有することを特徴とす
る半導体装置の製造方法により達成する。
【００１５】
【作 用】本発明によれば、InGaAs系のベース層４の上
に積層するPd膜１２とGe膜１３との総厚を３０nm以下に
抑えるとともに、Pd膜１２とGe膜１３の厚さの比を１：
１〜１：1.５として合金化し、このPdGe合金膜１４をパ
ターニングしてベース電極２１にしている。
に積層するPd膜１２とGe膜１３との総厚を３０nm以下に
抑えるとともに、Pd膜１２とGe膜１３の厚さの比を１：
１〜１：1.５として合金化し、このPdGe合金膜１４をパ
ターニングしてベース電極２１にしている。
【００１６】この条件では、PdGe合金膜１４は、５分以
下の時間で合金化率が１００％となり、しかも、この程
度の時間では、PdGe合金膜１４がその下の絶縁膜８と剥
離することはない。しかも、PdとGeとを１００％合金化
させているので、アロイの際にベース層４に拡散するGe
の量は低減せず、これによりベース電極２１とベース層
４とのコンタクト抵抗が十分低減される。
下の時間で合金化率が１００％となり、しかも、この程
度の時間では、PdGe合金膜１４がその下の絶縁膜８と剥
離することはない。しかも、PdとGeとを１００％合金化
させているので、アロイの際にベース層４に拡散するGe
の量は低減せず、これによりベース電極２１とベース層
４とのコンタクト抵抗が十分低減される。
【００１７】また、ベース電極２１となるPdGe合金膜１
４をスパッタ法や蒸着法により形成すれば、アニールが
不要となり、そのPdGe合金膜１４は絶縁膜８から剥離し
難くなり、しかも、このPdGe合金ベース電極２１とベー
ス層４とのコンタクト抵抗は高くならない。
４をスパッタ法や蒸着法により形成すれば、アニールが
不要となり、そのPdGe合金膜１４は絶縁膜８から剥離し
難くなり、しかも、このPdGe合金ベース電極２１とベー
ス層４とのコンタクト抵抗は高くならない。
【００１８】
【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。図１〜３は、本発明の一実施例装置の製
造工程を示す断面図である。
いて説明する。図１〜３は、本発明の一実施例装置の製
造工程を示す断面図である。
【００１９】まず、図１(a) に示すように、InP 基板１
の上に、膜厚３００nmで不純物濃度５×１０18／cm3 の
n-InGaAsコレクタ層２、膜厚２００nmのi-In(AlGa)Asコ
レクタバリア層３、膜厚３０nmで不純物濃度１×１０18
／cm3 のn-InGaAsベース層４を順に形成する。さらに、
ベース層４の上に、i-InAlAsエミッタバリア層５と不純
物濃度５×１０19／cm3 のn-InGaAsエミッタ層６をそれ
ぞれ１０nm、２００nmの厚さに順に積層した後に、Si3N
4 膜７をマスクにしてエミッタ層６とエミッタバリア層
５を燐酸系のエッチング液を用いて連続的にウェットエ
ッチングし、断面メサ状に形成する。
の上に、膜厚３００nmで不純物濃度５×１０18／cm3 の
n-InGaAsコレクタ層２、膜厚２００nmのi-In(AlGa)Asコ
レクタバリア層３、膜厚３０nmで不純物濃度１×１０18
／cm3 のn-InGaAsベース層４を順に形成する。さらに、
ベース層４の上に、i-InAlAsエミッタバリア層５と不純
物濃度５×１０19／cm3 のn-InGaAsエミッタ層６をそれ
ぞれ１０nm、２００nmの厚さに順に積層した後に、Si3N
4 膜７をマスクにしてエミッタ層６とエミッタバリア層
５を燐酸系のエッチング液を用いて連続的にウェットエ
ッチングし、断面メサ状に形成する。
【００２０】この後に、図１(b) に示すように、ＣＶＤ
法により全体に保護膜としてSiO2膜８を積層した後に、
フォトレジスト１０を塗布し、これを露光、現像してSi
3N4膜７の部分とその周囲のベース電極形成領域Ａまで
の広さの窓９を形成する。
法により全体に保護膜としてSiO2膜８を積層した後に、
フォトレジスト１０を塗布し、これを露光、現像してSi
3N4膜７の部分とその周囲のベース電極形成領域Ａまで
の広さの窓９を形成する。
【００２１】そして、このフォトレジスト１０をマスク
にして、CHF3をエッチングガスにして反応性イオンエッ
チング法によりSiO2膜８を垂直方向に異方性エッチング
し、図１(c) に示すように、エミッタ層６とエミッタバ
リア層５の側方にSiO2サイドウォール１１を形成すると
ともに、Si3N4 膜７とその周囲のベース層４を選択的に
露出させるとともに、さらにその周囲にSiO2膜８を残存
させる。
にして、CHF3をエッチングガスにして反応性イオンエッ
チング法によりSiO2膜８を垂直方向に異方性エッチング
し、図１(c) に示すように、エミッタ層６とエミッタバ
リア層５の側方にSiO2サイドウォール１１を形成すると
ともに、Si3N4 膜７とその周囲のベース層４を選択的に
露出させるとともに、さらにその周囲にSiO2膜８を残存
させる。
【００２２】ついで、NF3 ガスを用いてドライエッチン
グにより Si3N4膜７を除去した後に、図２(d) に示すよ
うに、Ｅガン（electron gun) 蒸着法により膜厚１０nm
のPd膜１２と膜厚１３nmのGe膜１３を順に積層し、これ
らを２５０℃のアニールにより合金化して図２(e) に示
すようなPdGe合金膜１４を形成するとともに、ベース電
極形成領域Ａにあるベース層４の上層部にPdを拡散させ
てInGaAsPd層１５を形成する。
グにより Si3N4膜７を除去した後に、図２(d) に示すよ
うに、Ｅガン（electron gun) 蒸着法により膜厚１０nm
のPd膜１２と膜厚１３nmのGe膜１３を順に積層し、これ
らを２５０℃のアニールにより合金化して図２(e) に示
すようなPdGe合金膜１４を形成するとともに、ベース電
極形成領域Ａにあるベース層４の上層部にPdを拡散させ
てInGaAsPd層１５を形成する。
【００２３】この場合のアニールの時間とPdGe合金化率
との関係を調べたところ、図４の実線に示すような結果
が得られ、少なくとも３分間のアニールを行えば合金化
率が１００％となり、しかも、５分間のアニールによっ
てもPdGe合金膜１４がSiO2膜８から剥離することはなか
った。
との関係を調べたところ、図４の実線に示すような結果
が得られ、少なくとも３分間のアニールを行えば合金化
率が１００％となり、しかも、５分間のアニールによっ
てもPdGe合金膜１４がSiO2膜８から剥離することはなか
った。
【００２４】なお、従来のように、Pd膜を３０nm、Ge膜
を４０nmの厚さに順に積層して、同じ温度でアニールを
行うと、図４の破線に示すように、１００％合金化する
ためには１０分という時間がかかり、しかも、７分経過
後には合金化膜とその下のSiO2膜との間に剥離が生じ、
後のアロイ工程でさらにその剥離が促進されてしまう
（図７参照）。
を４０nmの厚さに順に積層して、同じ温度でアニールを
行うと、図４の破線に示すように、１００％合金化する
ためには１０分という時間がかかり、しかも、７分経過
後には合金化膜とその下のSiO2膜との間に剥離が生じ、
後のアロイ工程でさらにその剥離が促進されてしまう
（図７参照）。
【００２５】また、Ge膜１３の膜厚を４０nmと厚くし、
Pd膜１２の膜厚を２０nmと薄くすれば、アニール後にGe
が残ってしまい、これにより電極の抵抗値が大きくな
る。このように、膜厚によって差が生じるのは、次のよ
うな理由が考えられる。
Pd膜１２の膜厚を２０nmと薄くすれば、アニール後にGe
が残ってしまい、これにより電極の抵抗値が大きくな
る。このように、膜厚によって差が生じるのは、次のよ
うな理由が考えられる。
【００２６】即ち、SiO2膜の熱膨張率は５×１０-7／de
g であるのに対して、Pdでは1.176×１０-5／deg 、PdG
eでは５×１０-6／deg であり、Pdが残っているとSiO2
膜との熱膨張率の差が大きくなってその応力により剥離
し易くなる一方、PdGeはそれよりも熱膨張率が１／４と
低いために、SiO2膜との界面での応力が小さくなる。し
かも、膜厚が厚くなればその応力による影響が大きくな
って剥離し易くなると考えられる。
g であるのに対して、Pdでは1.176×１０-5／deg 、PdG
eでは５×１０-6／deg であり、Pdが残っているとSiO2
膜との熱膨張率の差が大きくなってその応力により剥離
し易くなる一方、PdGeはそれよりも熱膨張率が１／４と
低いために、SiO2膜との界面での応力が小さくなる。し
かも、膜厚が厚くなればその応力による影響が大きくな
って剥離し易くなると考えられる。
【００２７】なお、膜厚の条件としては、Pd膜１２の膜
厚を１とした場合にGe膜１３の膜厚を１〜1.５にし、さ
らにその合計の厚さを３０nm以下にすれば、SiO2膜８と
の剥離が生じない時間で合金化率１００％のアニールが
終了する。
厚を１とした場合にGe膜１３の膜厚を１〜1.５にし、さ
らにその合計の厚さを３０nm以下にすれば、SiO2膜８と
の剥離が生じない時間で合金化率１００％のアニールが
終了する。
【００２８】以上のようなアニールを終えた後に、図２
(f) に示すように、３５０℃の温度下でアロイを１分間
行い、PdGe合金膜１４中のGeをInGaAsPd層１５に拡散さ
せ、これによりn-InGaAsベース層４の上層部のInGaAsPd
層１５をInGaAsPdGe層１６に変化させると、ベース電極
となるPdGe合金膜１４とベース層４のコンタクト抵抗
は、温度７７Ｋの下で１．５×１０-6Ωcm2 程度まで低
抵抗化し、しかもPd、Geがコレクタバリア層３に拡散す
ることもない。
(f) に示すように、３５０℃の温度下でアロイを１分間
行い、PdGe合金膜１４中のGeをInGaAsPd層１５に拡散さ
せ、これによりn-InGaAsベース層４の上層部のInGaAsPd
層１５をInGaAsPdGe層１６に変化させると、ベース電極
となるPdGe合金膜１４とベース層４のコンタクト抵抗
は、温度７７Ｋの下で１．５×１０-6Ωcm2 程度まで低
抵抗化し、しかもPd、Geがコレクタバリア層３に拡散す
ることもない。
【００２９】次に、図３(g) に示すように、全面にTi膜
１８ａとAu膜１８ｂをぞれぞれ１０nm、２００nmずつ蒸
着した後に、アルゴンの斜めイオンミリングにより、サ
イドウォール１１の表面を界にしてPdGe合金膜１４とTi
膜１８ａ、Au膜１８ｂを分離する。これにより、エミッ
タ層６の上の金属をエミッタ電極１９とする。
１８ａとAu膜１８ｂをぞれぞれ１０nm、２００nmずつ蒸
着した後に、アルゴンの斜めイオンミリングにより、サ
イドウォール１１の表面を界にしてPdGe合金膜１４とTi
膜１８ａ、Au膜１８ｂを分離する。これにより、エミッ
タ層６の上の金属をエミッタ電極１９とする。
【００３０】この後に、ベース電極形成領域Ａからエミ
ッタ層６に至る領域をフォトレジスト２０によって覆
い、これをマスクにしてPdGe合金膜１４及びTi膜１８
ａ、Au膜１８ｂをエッチングし、これによりベース電極
形成領域Ａに残存した金属膜をベース電極２１とする
（図３(i))。
ッタ層６に至る領域をフォトレジスト２０によって覆
い、これをマスクにしてPdGe合金膜１４及びTi膜１８
ａ、Au膜１８ｂをエッチングし、これによりベース電極
形成領域Ａに残存した金属膜をベース電極２１とする
（図３(i))。
【００３１】コレクタ電極については特に図示していな
いが、コレクタバリア層３からコレクタ層２を露出さ
せ、この上にPdGe合金膜１４を残してコレクタ電極を形
成することになる。
いが、コレクタバリア層３からコレクタ層２を露出さ
せ、この上にPdGe合金膜１４を残してコレクタ電極を形
成することになる。
【００３２】なお、上記した実施例では、PdGe合金膜を
形成するためにPd膜１２とGe膜１３を順に形成した後
に、アニールを行って合金化しているが、スパッタ法や
蒸着法により成膜当初からPdGe合金膜１４を形成しても
よく、これによればアニール工程を省略してアロイを行
うことができ、PdGe合金膜１４とSiO2膜８との剥離を防
止できる。
形成するためにPd膜１２とGe膜１３を順に形成した後
に、アニールを行って合金化しているが、スパッタ法や
蒸着法により成膜当初からPdGe合金膜１４を形成しても
よく、これによればアニール工程を省略してアロイを行
うことができ、PdGe合金膜１４とSiO2膜８との剥離を防
止できる。
【００３３】また、上記した実施例では、ＨＥＴについ
て説明しているが、エミッタバリア層を共鳴トンネルバ
リア構造としたＲＨＥＴ(resonannt tunneling effect
hotelectron transistor)におけるベース層とベース電
極の接続にも同様に適用できる。
て説明しているが、エミッタバリア層を共鳴トンネルバ
リア構造としたＲＨＥＴ(resonannt tunneling effect
hotelectron transistor)におけるベース層とベース電
極の接続にも同様に適用できる。
【００３４】
【発明の効果】以上述べたように本発明によれば、InGa
As系のベース層の上に積層するPd膜とGe膜との総厚を３
０nm以下に抑えるとともに、Pd膜とGe膜の厚さの比を
１：１〜１：1.５として合金化し、このPdGe合金膜をパ
ターニングしてベース電極となしているので、この条件
によれば、PdGe合金膜は５分以下の時間で合金化率が１
００％となり、この程度の時間により、PdGe合金膜とそ
の下の絶縁膜との剥離を防止できる。
As系のベース層の上に積層するPd膜とGe膜との総厚を３
０nm以下に抑えるとともに、Pd膜とGe膜の厚さの比を
１：１〜１：1.５として合金化し、このPdGe合金膜をパ
ターニングしてベース電極となしているので、この条件
によれば、PdGe合金膜は５分以下の時間で合金化率が１
００％となり、この程度の時間により、PdGe合金膜とそ
の下の絶縁膜との剥離を防止できる。
【００３５】しかも、PdとGeとを１００％合金化させて
いるので、アロイの際にPdGe合金膜からベース層に拡散
するGeの量は低減せず、これによりベース電極とベース
層とのコンタクト抵抗を十分低減することができる。
いるので、アロイの際にPdGe合金膜からベース層に拡散
するGeの量は低減せず、これによりベース電極とベース
層とのコンタクト抵抗を十分低減することができる。
【００３６】また、ベース電極となるPdGe合金膜をスパ
ッタ法や蒸着法により形成すれば、アニールが不要とな
り、そのPdGe合金膜と絶縁膜とを剥離し難くすることが
できるばかりでなく、PdGe合金ベース電極とベース層と
のコンタクト抵抗を低くすることができる。
ッタ法や蒸着法により形成すれば、アニールが不要とな
り、そのPdGe合金膜と絶縁膜とを剥離し難くすることが
できるばかりでなく、PdGe合金ベース電極とベース層と
のコンタクト抵抗を低くすることができる。
【図１】本発明の一実施例装置の製造工程を示す断面図
（その１）である。
（その１）である。
【図２】本発明の一実施例装置の製造工程を示す断面図
（その２）である。
（その２）である。
【図３】本発明の一実施例装置の製造工程を示す断面図
（その３）である。
（その３）である。
【図４】Pd／GeのアニールによるPdGe合金化率の時間変
化を示す特性図である。
化を示す特性図である。
【図５】ホットエレクトロントランジスタの一例を示す
断面図である。
断面図である。
【図６】従来の製造工程の一例を示す断面図（その１）
である。
である。
【図７】従来の製造工程の一例を示す断面図（その２）
である。
である。
１ InP 基板 ２ n-InGaAsコレクタ層 ３ i-In(AlGa)Asコレクタバリア層 ４ n-InGaAsベース層 ５ i-InAlAsエミッタバリア層 ６ n-InGaAsエミッタ層 ７ Si3N4 膜 ８ SiO2膜 ９ 窓 １０ フォトレジスト １１ サイドウォール １２ Pd膜 １３ Ge膜 １４ PdGe合金膜 １５ InGaAsPd層 １６ InGaAsPdGe層 １７ 窓 １８ フォトレジスト １９ エミッタ電極 ２１ ベース電極
Claims (2)
- 【請求項１】InGaAs系のベース層を備えたＨＥＴ又はＲ
ＨＥＴを有する半導体装置の製造方法において、 コレクタ層（２）の上にコレクタバリア層（３）とInGa
As系のベース層（４）を形成する工程と、 前記ベース層（４）の上にエミッタバリア層（５）とエ
ミッタ層（６）を突出形成する工程と、 少なくとも前記ベース層（４）の露出面のベース電極形
成領域を囲む部分に絶縁膜（８）を形成する工程と、 Pd膜（１２）とGe膜（１３）を１：１〜１：1.５の割合
の厚さで、かつ、合計の厚さを３０nm以下として積層す
る工程と、 前記Pd膜（１２）と前記Ge膜（１３）を５分以下の時間
でアニールして合金化率１００％のPdGe合金膜（１４）
を形成する工程と、 前記ベース層（４）と前記PdGe合金膜（１４）をアロイ
して、その界面に低抵抗層（１６）を形成する工程と、 前記PdGe合金膜（１４）をパターニングして前記ベース
形成領域にベース電極（２１）を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】InGaAs系のベース層を備えたＨＥＴ又はＲ
ＨＥＴを有する半導体装置の製造方法において、 コレクタ層（２）の上にコレクタバリア層（３）とInGa
As系のベース層（４）を形成する工程と、 前記ベース層（４）の上にエミッタバリア層（５）とエ
ミッタ層（６）を突出形成する工程と、 少なくとも前記ベース層（４）の露出面のベース電極形
成領域を囲む部分に絶縁膜（８）を形成する工程と、 スパッタ法或いは蒸着法によりPdGe合金膜（１４）を形
成する工程と、 前記ベース層（４）と前記PdGe合金膜（１４）をアロイ
して、その界面に低抵抗層（16）を形成する工程と、 前記PdGe合金膜（１４）をパターニングして前記ベース
形成領域にベース電極（２１）を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13396992A JPH05326928A (ja) | 1992-05-26 | 1992-05-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13396992A JPH05326928A (ja) | 1992-05-26 | 1992-05-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326928A true JPH05326928A (ja) | 1993-12-10 |
Family
ID=15117317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13396992A Withdrawn JPH05326928A (ja) | 1992-05-26 | 1992-05-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326928A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012099806A (ja) * | 2010-11-03 | 2012-05-24 | Alta Devices Inc | 光起電性装置の金属接点およびその低温製造プロセス |
| TWI482266B (zh) * | 2011-12-22 | 2015-04-21 | Intel Corp | 與互補金屬氧化物半導體（ｃｍｏｓ）相容之無金接點 |
-
1992
- 1992-05-26 JP JP13396992A patent/JPH05326928A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012099806A (ja) * | 2010-11-03 | 2012-05-24 | Alta Devices Inc | 光起電性装置の金属接点およびその低温製造プロセス |
| TWI482266B (zh) * | 2011-12-22 | 2015-04-21 | Intel Corp | 與互補金屬氧化物半導體（ｃｍｏｓ）相容之無金接點 |
| US9252118B2 (en) | 2011-12-22 | 2016-02-02 | Intel Corporation | CMOS-compatible gold-free contacts |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |