JPH06216732A - スイッチング回路 - Google Patents

スイッチング回路

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JPH06216732A
JPH06216732A JP5231452A JP23145293A JPH06216732A JP H06216732 A JPH06216732 A JP H06216732A JP 5231452 A JP5231452 A JP 5231452A JP 23145293 A JP23145293 A JP 23145293A JP H06216732 A JPH06216732 A JP H06216732A
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    • H03K17/002—Switching arrangements with several input- or output terminals

Abstract

(57)【要約】 【目的】 端子数を減少して周辺回路を減少させること
ができ、小型化が可能になるスイッチング回路を提供す
ること。 【構成】 スイッチング素子Ｓi の両端に現われる電圧
を検出して、この電圧が検出回路の検出しきい値に対し
て大きい側から小さい側に変化したあとにはスイッチン
グ素子と並列に電流通路を形成し、遮断信号を受信した
時には前記電流通路を解消する機能と、前記電流通路形
成時に予め定められた時間幅を有する遮断信号を発生す
ると共に、遮断信号発生期間中は前記電流通路の解消を
阻止する機能とを備える構成。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、ミュージックセンタ
ー等の装置中で機能選択等に用いられるスイッチング回
路に関し、さらに詳しくは、スイッチング素子の入力端
子と出力端子とを同一端子に具現し、いわゆる択一的プ
ッシュ・プッシュオン／オフスイッチを構成すると共
に、端子数の減少による外部部品の減少及び小型化を可
能にするスイッチング回路に関する。
【０００２】
【従来の技術】従来のスイッチング回路は、図１０に示
すように入力端子と出力端子とが分けられている。そし
て、多数のスイッチング素子Ｓ1 〜Ｓ6 中の第１スイッ
チング素子Ｓ1 が押されれば、対応するスイッチング入
力信号がスイッチング入出力ＩＣ１０００’の第１入力
端子Ｉ1 を通じて印加される。そして、入力に対する出
力信号が第１出力端子Ｏ１を通じて出力されて第１表示
素子ＬＥＤ1 を駆動させる。
【０００３】以上のように、従来においては、スイッチ
ング入力信号とその選択された出力信号を示すための入
出力端子が分けられているため、端子数の増加により周
辺回路が増加し、小型化に難しいという問題点があっ
た。
【０００４】
【発明が解決しようとする課題】従って、この発明の目
的は、端子数を減少して周辺回路を減少させることがで
き、小型化が可能になるスイッチング回路を提供するこ
とにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、この発明に係るスイッチング回路においては、スイ
ッチング素子の両端に現われる電圧を検出して、この電
圧が検出回路の検出しきい値に対して大きい側から小さ
い側に変化したあとにはスイッチング素子と並列に電流
通路を形成し、遮断信号を受信した時には前記電流通路
を解消する機能と、前記電流通路形成時に予め定められ
た時間幅を有する遮断信号を発生すると共に、遮断信号
発生期間中は前記電流通路の解消を阻止する機能とを備
えることを特徴とする。
【０００６】
【実施例】以下、添付した図面を参照してこの発明によ
る望ましい実施例を詳細に説明する。
【０００７】図１は、この発明によるスイッチング回路
の一実施例を示すブロック図である。この図１に示され
るスイッチング回路は、入出力信号が同一端子で出力さ
れる回路をＩＣ化したスイッチング入出力ＩＣ１０００
と、このスイッチング入出力ＩＣ１０００の入出力端子
Ｉ／０１〜Ｉ／０６に連結された６個のスイッチング素
子Ｓ1 〜Ｓ6 と６個の表示素子ＬＥＤ1 〜ＬＥＤ6 から
なる。
【０００８】図２は、前記スイッチング入出力ＩＣ１０
００をさらに詳しく示すブロック図である。この図２に
示されるように、スイッチング入出力ＩＣ１０００は、
一つのスイッチング素子Ｓi （i ＝０，１，２，…６）
及び一つの表示素子ＬＥＤiに連結されて出力信号が入
力信号に影響をあたえないように制御する入出力信号イ
ンタフェース回路１０i （i ＝０，１，２，…６）と、
スイッチング入力信号と出力信号とを分ける入出力信号
分離回路２０i （i ＝０，１，２，…）とを具備する。
すなわち、一つのスイッチング素子Ｓi と一つの表示素
子ＬＥＤi に対して、一つの入出力信号インタフェース
回路１０i と一つの入出力信号分離回路２０i が必要と
される。したがって、スイッチング素子の数だけ同一の
構成を持つ入出力信号インタフェース回路と入出力信号
分離回路が必要となる。以下、iに対応する数字に対応
して各構成要素の頭に適宜、そのi の数字に対応する数
字を表示することとする。例えば、i ＝１の際、第１云
々というように示したりする。
【０００９】図３は、図２の入出力信号インタフェース
回路１０i の詳細な回路図である。この図３に示される
ように、スイッチング素子が押されれば、入力される信
号を処理して入出力信号分離回路２０i へ出力する入力
処理部１０１i と、前記入出力信号分離回路２０i から
出力される信号を処理して表示素子へ出力する出力処理
部１０２i からなる。
【００１０】このとき、前記入力処理部１０１i は、ト
ランジスタＱ1 ，Ｑ2 を有するが、このトランジスタＱ
1 のベース端には入出力端Ｂi が連結され、コレクタ端
には電源端Ｖｃｃが連結され、エミッタ端には分圧抵抗
Ｒ1 ，Ｒ2 が連結される。これらの分圧抵抗Ｒ1 ，Ｒ2
間には、前記トランジスタＱ2 のベース端が連結され、
このトランジスタＱ2 のコレクタ端には端子Ｃi を通じ
て入出力信号分離回路２０i が連結される。
【００１１】また、前記出力処理部１０２i において
は、トランジスタＱ3 ，Ｑ4 のベース端に前記入出力信
号分離回路２０i の出力端子Ａi が連結され、このトラ
ンジスタＱ4 のコレクタ端には、トランジスタＱ5 のコ
レクタ端及びベース端並びにトランジスタＱ6 のベース
端が連結される。また、前記トランジスタＱ5 ，Ｑ6 の
エミッタ端には、電源端Ｖｃｃが連結され、前記トラン
ジスタＱ6 のコレクタ端にはトランジスタＱ7 のベース
端が連結される。また、前記トランジスタＱ3 のコレク
タ端には、抵抗Ｒ3 を通じてバイアス端が連結され、前
記トランジスタＱ7 のコレクタ端には前記入力処理部１
０１i と共通に入出力端Ｂi が連結される。
【００１２】図４は、図２に示した入出力信号分離回路
２０i を詳細に示す回路図であって、複数個の入出力信
号分離回路２０1 〜２０6 は同一な構成を有する。
【００１３】以下、i 番目の入出力信号分離回路２０i
を例に説明する。第i 番目の入出力信号分離回路２０i
は、前記入出力信号インタフェース回路１０i から出力
されて端子Ｃi を通じて入力される信号を反転させるイ
ンバータＩi と、このインバータＩi の出力端に連結さ
れてインバータＩi の出力を遅延時間ｔ1 だけ遅延させ
る遅延素子Ｄi と、インバータＩj の出力端でインバー
タＩi と遅延素子Ｄiとに連結されて前記インバータＩi
の出力を再び反転させるインバータＩｊと、このイン
バータＩｊの出力端及び前記遅延素子Ｄi の出力端に連
結されそれらからの信号を入力するナンドゲートＮＡi
と、このナンドゲートＮＡi の出力端に連結されてナン
ドゲートＮＡi の出力を反転させるインバータＩｋと、
このインバータＩｋの出力端にＤ入力端及びクロック端
が連結されるＤタイプのフリップフロップＦＦi と、を
有する。このとき、それぞれの入出力信号分離回路２０
iのフリップフロップＦＦ1 〜ＦＦi の前端に連結され
るインバータＩｋの出力をＯＲゲートＯＲ1 により組み
合わせてそれぞれのフリップフロップＦＦ1 〜ＦＦi の
クロック端へ供給している。前記フリップフロップＦＦ
i の出力端ＱＡは、出力端Ａi を通じて前記入出力信号
インタフェース回路１０i の出力処理部１０２i の入力
端子Ａi に連結される。以上説明した入出力信号分離回
路２０i の構成はそれぞれ同一の構成を有する。
【００１４】図５は、この発明によるスイッチング素子
Ｓi と入出力端Ｂi との関係を示す波形図であって、図
５（ａ）は、i 番目スイッチング素子Ｓi が押されれ
ば、そのスイッチング素子Ｓi からロー信号が出力され
る例を見せるものであり、図５（ｂ）は、そのスイッチ
ング素子Ｓi により信号が入力されれば、前記入出力信
号インタフェース回路１０i と入出力信号分離回路２０
i により、i 番目の入出力端Ｂi がロー信号を出力して
i 番目の表示素子ＬＥＤi が点灯される例を示すもので
ある。
【００１５】図６は、図２、すなわち、図３及び図４に
に示したスイッチング回路の各部の動作状態を示す波形
図であって、二つのスイッチング素子、例えば第１，第
２スイッチング素子Ｓ1 ，Ｓ2 が一定の間隔をおいて押
された場合の動作状態を示す。
【００１６】それぞれのスイッチング素子Ｓi の一端子
は接地されているため、スイッチング素子Ｓi が押され
れば、そのスイッチング素子Ｓi からロー信号が入出力
信号インタフェース回路１０i の入出力端Ｂi に入力さ
れる。つまり、第１スイッチング素子Ｓ1 が押されれ
ば、図６（ａ）のようにロー信号が第１入出力信号イン
タフェース回路１０i の入出力端Ｂ1 に入力されるわけ
で、この信号は入出力端Ｂ1 を通じて入力処理部１０１
1 のトランジスタＱ1 のベース端へ印加される。このと
きトランジスタＱ1 はＮＰＮタイプであるのでターンオ
フされ、このターンオフにより、トランジスタＱ1 のエ
ミッタ端に連結されたトランジスタＱ2 もターンオフさ
れる。従って、このトランジスタＱ2 のコレクタ端は、
オープンされて出力端子Ｃ1 を通じて図６（ｃ）のよう
なハイ信号が第１入出力信号分離回路２０1 の入力端子
Ｃ1 へ出力される。
【００１７】このとき、第１入出力信号分離回路２０1
の入力端子Ｃ1 には、スイッチング素子Ｓ1 が押された
ことによる入力信号と先行する出力信号（図６（ｃ）の
点線部分）とが共に印加される。
【００１８】一方、第１入出力信号分離回路２０1 の遅
延素子Ｄ1 の遅延時間はｔ1 であるため、第１入出力信
号インタフェース回路１０1 の出力端子Ｃ1 から出力さ
れた図６（ｃ）のハイ信号は、第１入出力分離回路２０
1 へ印加され、インバータＩ1 〜Ｉ3 とナンドゲートＮ
Ａ1 及び遅延素子Ｄ1 の組み合わせにより遅延素子Ｄ1
の遅延時間ｔ1 だけのハイ信号が前記インバータＩ3 の
出力端ｔ2-1 を通じて図６（ｅ）のように現われる。
【００１９】そして、前記インバータＩ3 の出力は、フ
リップフロップＦＦ1 のＤ入力へ供給される。そして、
この実施例においては入出力信号分離回路が複数個設け
られているため、インバータＩ3 の出力は他の入出力信
号分離回路におけるナンドゲートＮＡi の出力端に連結
されたインバータＩ3,6,..k からの出力とともに、ＯＲ
ゲートＯＲ1 により論理和されて、各フリップフロップ
ＦＦi のクロックへ図６（ｇ）に示す波形のように供給
される。
【００２０】したがって、クロックの一週期は、一つの
スイッチング素子が押され、次のスイッチング素子が押
されるときまでになる。すなわち、前記フリップフロッ
プＦＦ1 は、図６（ｇ）に示す波形のように供給される
クロックの一週期間、フリップフロップＦＦ1 の出力端
ＱＡへ図６（ｈ）に示す波形のようなハイ信号を出力
し、その信号は端子Ａ1 を通じて第１入出力信号インタ
フェース回路１０1 の出力処理部１０２1 の入力端子Ａ
1 へと出力される。
【００２１】このとき、第１入出力信号インタフェース
回路１０1 の出力処理部１０２1 のトランジスタＱ3 ，
Ｑ4 のベース端が前記端子Ａ1 に連結されているので、
トランジスタＱ3 ，Ｑ4 はターンオンされ、トランジス
タＱ4 がターンオンされれば、トランジスタＱ4 のコレ
クタ端にベース端が連結されたトランジスタＱ5 ，Ｑ6
もターンオンされる。そして、トランジスタＱ6 がター
ンオンされれば、トランジスタＱ6 のコレクタ端にベー
ス端が連結されたトランジスタＱ7 が飽和状態になっ
て、第１入出力端Ｂ1 に図６（ｊ）のようなロー信号が
出力される。
【００２２】このとき、第１入出力端Ｂ1 は、他のスイ
ッチング素子が押されるときまでロー状態を維持する。
そして、第１入出力端Ｂ1 に連結された第１表示素子Ｌ
ＥＤ1 は、第１入出力端Ｂ1 からロー信号が出力される
間点灯される。
【００２３】この実施例に係る入出力信号インタフェー
ス回路１０i ，入出力信号分離回路２０i 等を有しない
従来の技術において例えば第１スイッチング素子Ｓ1 が
押されれば、第１表示素子ＬＥＤ1 は点灯されるが、こ
の場合には第１スイッチング素子Ｓ1 を続けて押さえて
いなくてはならない。
【００２４】しかしながらこの発明に係る入出力信号イ
ンタフェース回路及び入出力信号分離回路を用いると、
例えば第１スイッチング素子Ｓ1 を続けて押さなくて
も、次にスイッチング素子が入力されるときまでは第１
表示素子ＬＥＤ1 が続けて点灯されることになる。
【００２５】すなわち、第２スイッチング素子Ｓ2 が押
されて図６（ｂ）に示すような入力がなされれば、第１
入出力信号インタフェース回路１０1 同様に図３に示す
構成を有する第２入出力信号インタフェース回路１０2
において、トランジスタＱ1，Ｑ2 がターンオフされて
図６（ｄ）に示すハイ信号が第２スイッチング素子Ｓ2
が押された瞬間から現れ、出力端Ｃ2 を通じて第２入出
力信号分離回路２０2の入力端Ｃ2 へ出力される。
【００２６】そして、第２入出力信号分離回路２０2 の
入力端Ｃ2 へ入力されたハイ信号（図６（ｄ））は、第
２遅延素子Ｄ2 とインバータＩ4 〜Ｉ6 及びナンドゲー
トＮＡ2 により処理され、第２遅延素子Ｄ2 の遅延時間
ｔ1 だけのハイ信号がインバータＩ6 の出力端ｔ2-2
に、図６（ｆ）に示すように出力される。
【００２７】そして、ＯＲゲートＯＲ1 により図６
（ｇ）のようにクロックが再びハイとなって第２フリッ
プフロップＦＦ2 へ供給され、クロックの一週期の間、
図６（ｉ）に示すようなハイ信号が前記第２フリップフ
ロップＦＦ2 の端子Ａ2 を通じて第２入出力信号インタ
フェース回路２０2 の出力処理部１０２2 の入力端子Ａ
2へと出力される。
【００２８】このようにして出力処理部１０２2 の入力
端子Ａ2 にハイ信号が入力されれば、トランジスタＱ3
〜Ｑ7 がターンオンされて第２入出力端Ｂ2 には図６
（ｋ）に示すようなロー信号が出力される。
【００２９】このとき、第１入出力端Ｂ1 には、ハイが
出力されて第１表示素子ＬＥＤ1 は消灯され、他のスイ
ッチング素子が押されるときまで第２表示素子ＬＥＤ2
が点灯される。
【００３０】なお、入出力信号インタフェース回路１０
i の出力処理部１０２i のトランジスタＱ7 のサイズが
大きいほど入出力端Ｂi に印加される電流量が多くなる
ので、表示素子ＬＥＤi が十分な駆動能力を持つために
は、入出力信号インタフェース回路１０i の出力処理部
１０２i のトランジスタＱ7 のサイズを調節すればよ
い。
【００３１】図７は、遅延素子Ｄi の遅延時間ｔi とス
イッチング素子Ｓi による入力信号の選択間隔との関係
を示す波形図であって、例えば二つのスイッチング素子
Ｓ1，Ｓ2 の入力間隔が遅延素子の遅延時間より短い場
合の動作状態を示すもので、このときには、先ず押えら
れたスイッチング素子Ｓｉに連結された表示素子ＬＥＤ
i だけ点灯される。
【００３２】すなわち、第１スイッチング素子Ｓ1 が押
されたときの第１入出力端Ｂ1 の状態、第１入出力信号
インタフェース回路１０i の入力処理部１０１1 の出力
Ｃ1、及び第１入出力信号分離回路２０1 のインバータ
Ｉ3 の出力ｔ2-1 は、各々図７（ａ），（ｃ），（ｅ）
に示すように現われる。そして、遅延素子の遅延時間ｔ
1 より短い時間に第２スイッチング素子Ｓ2 が押された
ときの第２入出力端Ｂ2 の状態、第２入出力信号インタ
フェース回路１０2 の入力処理部１０１2 の出力Ｃ2 、
及び第２入出力信号分離回路２０2 のインバータＩ6 の
出力ｔ2-2 は、各々図７（ｂ），（ｄ），（ｆ）に示す
ように現われる。このとき、図７（ｅ）と図７（ｆ）と
に示す波形が入出力信号分離回路のＯＲゲートＯＲ1 に
より論理和されれば、出力ｔ3 は図７（ｇ）のように現
われる。
【００３３】すなわち、第１スイッチング素子Ｓ1 と第
２スイッチング素子Ｓ2 との入力間隔が遅延素子の遅延
時間ｔ1 より短いので、第２入出力信号分離回路２０2
において、第２スイッチング素子Ｓ2 の入力信号に対す
る出力ラッチ信号ｔ3 が発生せず、第２スイッチング素
子Ｓ2 に対する出力信号が無視される。
【００３４】すなわち、図７（ｇ）の波形が第１，第２
入出力信号分離回路２０1 ，２０2の第１、第２フリッ
プフロップＦＦ1 ，ＦＦ2 のクロックへ供給されるた
め、第１入出力信号分離回路２０1 の第１フリップフロ
ップＦＦ1 の出力Ａ1 は図７（ｈ）に示すように出力さ
れ、第２入出力信号分離回路２０2 の第２フリップフロ
ップＦＦ2 の出力Ａ2 は図７（ｉ）のようにロー状態の
信号が出力される。
【００３５】そして、図７（ｈ）に示す波形Ａ1 が第１
入出力信号インタフェース回路１０1 の出力処理部１０
２1 の入力端子Ａ1 へ出力されれば、出力処理部１０２
1 のトランジスタＱ3 〜Ｑ7 がターンオンされて、第１
入出力端Ｂ1 は図７（ｊ）のように出力されて、第１入
出力端Ｂ1 に連結された第１表示素子ＬＥＤ1 が点灯さ
れる。
【００３６】一方、図７（ｉ）の波形Ａ2 が第２入出力
信号インタフェース回路１０2 の出力処理部１０２2 の
入力端子Ａ2 へと出力されれば、出力処理部１０２2 の
トランジスタＱ3 〜Ｑ7 がターンオフされて第２入出力
端Ｂ2 は図７（ｋ）のようにハイ信号を出力して第２入
出力端Ｂ2 に連結された第２表示素子ＬＥＤ2 は点灯さ
れない。
【００３７】従って、遅延素子の遅延時間ｔ1 を調整し
て利用者が所望するスイッチング素子の入力選択の間隔
を調整できる。
【００３８】一方、図８は、同一のスイッチング素子が
反復的に押された場合の動作状態を示す波形図であっ
て、最初のスイッチング素子の入力だけ有効で、そのあ
との反復的なスイッチング素子の入力は前記入出力信号
分離回路で入力信号と認識されず、出力に影響を及ぼさ
ない。
【００３９】すなわち、図８（ａ）に示すように一つの
スイッチング素子Ｓi が反復的に入力されるとき、前記
入出力信号分離回路の入力端子Ｃi にはスイッチング素
子Ｓi の入力信号と先行する出力信号が共に印加される
ため、図８（ｂ）に示すように現われる。
【００４０】したがって、フリップフロップＦＦi のＤ
入力端及びクロック端へ供給される信号は、図８（ｃ）
に示す波形のようになり、フリップフロップＦＦi の出
力ＱＡはハイ信号となり（図８（ｄ））、入出力信号イ
ンタフェース回路１０i の出力処理部１０２i の入力端
子Ａi へ印加される。このため、前記入出力信号インタ
フェース回路２０i の出力処理部１０２i のトランジス
タＱ3 〜Ｑ7 がターンオンされ、前記出力処理部１０２
i の出力端である入出力端Ｂi には図８（ｅ）に示すよ
うに、上記反復的に押された単一スイッチング素子Ｓi
の最初の入力時点からローとなって出力され、このロー
となった以後の前記スイッチング素子Ｓi の反復的な入
力は無視されたまま、他のスイッチング素子が入力され
るときまで素子表示ＬＥＤi はちらつくことなく継続点
灯される。
【００４１】図９は、この発明による他の実施例を示す
ブロック図であって、入出力信号インタフェース回路１
００i と入出力信号分離回路２００i とを用いて入出力
端Ｂi を簡単に拡張しており、所望数のスイッチング素
子と表示素子とを連結できるものである。
【００４２】
【発明の効果】以上、説明したように、この発明に係る
スイッチング回路によれば、入出力信号インタフェース
回路と入出力信号分離回路により機能選択スイッチング
回路の入力端子と出力端子が同一端子に実現可能となる
ため、すなわち、出力信号が入力信号に影響をあたえな
いようにしながら一つのスイッチング信号が一つの端子
を通じて入出力可能となるため、端子数を簡単に減少で
きるとともに周辺回路の減少と小型化が可能になり、ス
イッチング素子及び表示素子を簡単に拡張できる効果が
ある。
【図面の簡単な説明】
【図１】この発明による入出力信号が同一端子で具現さ
れるスイッチング回路の一実施例を示すブロック図であ
る。
【図２】この発明による図１のスイッチング回路をさら
に具体的に示すブロック図である。
【図３】この発明による図２の入出力信号インタフェー
ス回路の詳細な回路図である。
【図４】この発明による図２の入出力信号分離回路の詳
細な回路図である。
【図５】この発明によるスイッチング素子と入出力端と
の関係を示す波形図である。
【図６】この発明による入出力信号が同一端子に具現さ
れるスイッチング回路の各部の動作状態を示す波形図で
ある。
【図７】遅延素子の遅延時間とスイッチング素子による
入力信号の選択間隔との関係を示す波形図である。
【図８】同一スイッチング素子が反復的に押された場合
の動作状態を示す波形図である。
【図９】この発明による他の実施例を示すブロック図で
ある。
【図１０】従来の入出力端子が分けられたスイッチング
回路の一実施例を示すブロック図である。
【符号の説明】
１０００ スイッチング入出力ＩＣ Ｓ1 〜Ｓ6 スイッチング素子 ＬＥＤ1 〜ＬＥＤ6 表示素子 １０i 入出力信号インタフェース回路（i ＝０，１，
２，…６） ２０i 入出力信号分離回路（i ＝０，１，２，…６） １０１i 入力処理部（i ＝０，１，２，…６） １０２i 出力処理部（i ＝０，１，２，…６） Ａi 端子 Ｂi 入出力端 Ｃi 端子

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 スイッチング素子の両端に現われる電圧
    を検出して、この電圧が検出回路の検出しきい値に対し
    て大きい側から小さい側に変化したあとにはスイッチン
    グ素子と並列に電流通路を形成し、遮断信号を受信した
    時には前記電流通路を解消する機能と、 前記電流通路形成時に予め定められた時間幅を有する遮
    断信号を発生すると共に、遮断信号発生期間中は前記電
    流通路の解消を阻止する機能とを備え、一つのスイッチ
    ング信号の入出力が一つの端子を通じて可能になること
    を特徴とするスイッチング回路。
  2. 【請求項２】 入出力信号を同一端子で出力する入出力
    信号インタフェース回路と入出力信号分離回路とが集積
    化されて形成されていることを特徴とする請求項１記載
    のスイッチング回路。
  3. 【請求項３】 同一のスイッチング素子が反復的に入力
    される場合には、最初に入力された信号だけ有効になり
    そのあとの同一のスイッチング素子の反復入力は無視さ
    れることを特徴とする請求項１記載のスイッチング回
    路。
  4. 【請求項４】 前記入出力信号インタフェース回路は、 スイッチング素子の入力信号が入出力端を通じて入力さ
    れた際に、当該スイッチング素子の入力信号及び前出力
    信号を前記入出力信号分離回路へ出力する入力処理部
    と、 前記入出力信号分離回路の出力端に連結されて前記入出
    力信号分離回路の出力により表示素子を制御する出力処
    理部と、を具備することを特徴とする請求項１記載のス
    イッチング回路。
  5. 【請求項５】 前記入力処理部は、 ベース端には入出力端Ｂi が連結され、コレクタ端には
    電源端Ｖｃｃが連結され、エミッタ端には分圧抵抗Ｒ1
    ，Ｒ2 が連結されるトランジスタＱ1 と、 ベース端が前記トランジスタＱ1 のエミッタ端に連結さ
    れた分圧抵抗Ｒ1 ，Ｒ２との間に連結され、コレクタ端
    には端子Ｃi を通じて前記入出力信号分離回路が連結さ
    れるトランジスタＱ2 と、を具備することを特徴とする
    請求項４記載のスイッチング回路。
  6. 【請求項６】 前記出力処理部は、 ベース端には前記入出力信号分離回路の出力端Ａi が連
    結されるトランジスタＱ3 ，Ｑ4 と、 ベース端には前記トランジスタＱ4 のコレクタ端が連結
    され、エミッタ端には電源端Ｖｃｃが連結されるトラン
    ジスタＱ5 ，Ｑ6 と、 ベース端には前記トランジスタＱ6 のコレクタ端が連結
    され、コレクタ端には前記入力処理部と共通に入出力端
    Ｂi が連結されるトランジスタＱ7 と、を具備すること
    を特徴とする請求項４記載のスイッチング回路。
  7. 【請求項７】 前記入出力信号インタフェース回路がス
    イッチング素子の数及び表示素子の数により複数個から
    なることを特徴とする請求項１または４記載のスイッチ
    ング回路。
  8. 【請求項８】 前記入出力信号分離回路は、 前記入出力信号インタフェース回路の出力を反転させる
    第１インバータと、 前記第１インバータの出力端に連結されて前記第１イン
    バータの出力を遅延時間ｔ1 だけ遅延させる遅延素子
    と、 前記第１インバータの出力端に連結されて前記第１イン
    バータの出力を再び反転させる第２インバータと、 前記遅延素子と第２インバータの出力端に連結されて前
    記二つの出力を組み合わせるナンドゲートと、 前記ナンドゲートの出力端に連結されて前記ナンドゲー
    トの出力を反転させる第４インバータと、 前記第４インバータの出力端にＤ入力端が連結されるフ
    リップフロップと、を具備することを特徴とする請求項
    １記載のスイッチング回路。
  9. 【請求項９】 前記入出力信号分離回路がスイッチング
    数及び表示素子数により複数個からなることを特徴とす
    る請求項１及び８記載のスイッチング回路。
  10. 【請求項１０】 一つのスイッチング素子と、又一つの
    スイッチング素子との間隔が遅延素子の遅延時間より短
    い場合には、先ず押えスイッチング素子に連結された表
    示素子だけ点灯されることを特徴とする請求項１及び８
    記載のスイッチング回路。
  11. 【請求項１１】 前記入出力信号分離回路がi 個が存在
    する場合、それぞれの入出力信号分離回路のフリップフ
    ロップのクロックのＤ入力端に連結されるインバータの
    出力をＯＲゲートにより組み合わせてそれぞれのフリッ
    プフロップのクロック端へ供給することを特徴とする請
    求項８記載のスイッチング回路。
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