JPH0621336A - 表面積が極大化されたシリコン層およびその製造方法 - Google Patents

表面積が極大化されたシリコン層およびその製造方法

Info

Publication number
JPH0621336A
JPH0621336A JP3150549A JP15054991A JPH0621336A JP H0621336 A JPH0621336 A JP H0621336A JP 3150549 A JP3150549 A JP 3150549A JP 15054991 A JP15054991 A JP 15054991A JP H0621336 A JPH0621336 A JP H0621336A
Authority
JP
Japan
Prior art keywords
silicon layer
layer
silicon
insulating layer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3150549A
Other languages
English (en)
Other versions
JP2519612B2 (ja
Inventor
Jae-Kap Kim
金載甲
In-Sool Chung
鄭仁述
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of JPH0621336A publication Critical patent/JPH0621336A/ja
Application granted granted Critical
Publication of JP2519612B2 publication Critical patent/JP2519612B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3215—Doping the layers
    • H01L21/32155—Doping polycristalline - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/34—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being on the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/914—Doping
    • Y10S438/924—To facilitate selective etching
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/964—Roughened surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】 【目的】 高集積半導体素子に使用される表面積が極大
化されたシリコン層およびその製造方法を提供する。 【構成】 上部に単位半導体素子が形成されたシリコン
基板（１０）上部に第１絶縁層（１）および第１シリコ
ン層（２）を形成し、上記第１シリコン層（２）上部に
さらに第２絶縁層（３）を形成した後、上記第２絶縁層
（３）を選択的に食刻して上記第１シリコン層（２）に
多数のホールを形成し、それによって第１シリコン層
（２）の表面がグレニュレイティッド（ｇｒａｎｕｌａ
ｔｅｄ）の形態となるように形成する。このシリコン層
は、半導体素子の電荷保存電極に使用される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高集積半導体素子に使
用される表面積が極大化されたシリコン層およびその製
造方法に関するものであり、特にシリコン層の形態（ｍ
ｏｒｐｈｏｌｏｇｙ）を変化させ表面をグレニュレイテ
ィッド（ｇｒａｎｕｌａｔｅｄ）するように形成して、
表面積が極大化するように構成したシリコン層およびそ
の製造方法に関するものである。
【０００２】
【従来の技術】一般的に、半導体記憶装置は集積度の増
加によって単位セルが構成される面積が減少するので、
情報の内容を蓄積するキャパシタ容量側面で限界に達す
ることになり、積層型キャパシタ構造が開発された。こ
のような積層型キャパシタ構造でも、継続的な集積度増
加によってキャパシタ容量に限界があるため、これに対
する解決策として多層構造を有する積層型キャパシタを
構成したキャパシタ容量を増大させた。
【０００３】
【発明が解決しようとする課題】しかし、上記のように
多層構造を使用することによって半導体素子の全体的な
段差（Ｔｏｐｏｌｏｇｙ）が大きくなり、このような段
差によるコンタクト形成時の問題点およびコンタクト領
域に形成される伝導物質のステップカバリッジ（Ｓｔｅ
ｐ−ｃｏｖｅｒａｇｅ）の問題点等、製造工程上の大き
な難しさが生じてきた。
【０００４】したがって、本発明の目的は、同一の面積
から積層キャパシタ容量を増大させるために、電荷保存
電極用に使用されるシリコン層の表面を凹凸（ｇｒａｎ
ｕｌａｔｅｄ）に形成して、従来法によって形成された
電荷保存電極用のシリコン層よりも表面積を極大化させ
た電荷保存電極用シリコン層およびその製造方法を提供
することである。
【０００５】本発明は、表面積を増大させたシリコン層
およびその製造方法に使用されるすべての半導体素子に
適用されるものである。
【０００６】
【課題を解決するための手段】本発明の第１実施例は、
上部に単位半導体素子が形成されたシリコン基板を有す
る高集積半導体素子用シリコン層の製造方法であって、
前記シリコン基板の終結構造上部に第１絶縁層および第
１シリコン層を順次形成する工程と、前記第１シリコン
層上部にピンホール形成用第２絶縁層を所定の厚さで形
成する工程と、前記第２絶縁層上部に第２シリコン層を
所定の厚さで形成し、前記第１シリコン層上部に第２絶
縁層の第１残留層と、第１シリコン層の一部が露呈され
るように多数のピンホールを形成する工程と、前記第２
シリコン層、第２絶縁層の第１残留層および、前記多数
のピンホールによって露呈された第１シリコン層の一部
を順次食刻し、前記第２絶縁層の第２残留層だけを残し
て前記多数のピンホールによって露呈された第１シリコ
ン層の一部上に多数の第１ホールを形成する工程と、前
記ピンホールによって多数の第１ホールの形成された前
記第１シリコン層を前記第２絶縁層の第１残留層が完全
に除かれるまで食刻して前記第１シリコン層の第１ホー
ル内に多数の第２ホールを形成する工程とを備え、それ
により第１シリコン層の表面がグレニュレイティッド形
態となるようにすることを特徴とする。
【０００７】本発明の第２実施例は、上部に単位半導体
素子が形成されたシリコン基板を有する高集積半導体素
子用のシリコン層の製造方法であって、前記シリコン基
板の終結構造上部に第１絶縁層および第１シリコン層を
順次形成する工程と、前記第１シリコン層上部にピンホ
ール形成用第２絶縁層を所定の厚さで形成する工程と、
前記第２絶縁層を食刻して多数の第１ホールが形成され
た前記第２絶縁層の第１残留層および第１シリコン層の
一部が露呈されるように多数のピンホールを形成する工
程と、前記第１シリコン層、前記第２絶縁層の第１残留
層および、前記多数のピンホールによって露呈された前
記第１シリコン層の一部を順次食刻し、前記第１絶縁層
の第２残留層だけを残して前記ピンホールによって露呈
された第１シリコン層の一部上に多数の第２ホールを形
成する工程と、前記ピンホールによって露呈された前記
第１シリコン層を前記第１絶縁層の第２残留層が完全に
除去されるときまで食刻して前記第１シリコン層の第２
ホール内に多数の第３ホールを形成する工程と、を備
え、それによって第１シリコン層の表面がグレニュレイ
ティッド形態となるようにすることを特徴とする。
【０００８】本発明のさらに他の実施例は、高集積半導
体素子に使用されるシリコン層の表面がグレニュレイテ
ィッド（ｇｒａｎｕｌａｔｅｄ）形態で形成されること
を特徴とする。
【０００９】
【実施例】以下、添付の図面を参照して本発明を詳細に
説明する。
【００１０】図１は、一般的に使用されてきた従来技術
によって形成された電荷保存電極用のシリコン層の表面
状態を走査型電子顕微鏡によって撮影した写真であり、
２５０００の倍率で拡大したものである。
【００１１】図２は、本発明によって形成された電荷保
存電極用シリコン層の表面状態を走査型電子顕微鏡によ
って撮影した写真であり、その倍率は図１と同じであ
る。図２のシリコン層の表面は、図１のシリコン層の表
面よりもその凹凸状態が大きいのが観察される。
【００１２】図３は、本発明の第１実施例に従ってシリ
コン層を形成する工程を示す図である。図３の（ａ）を
参照して、シリコン基板（１０）、またはシリコン基板
上部に所定の配線または単位半導体素子が形成された状
態であると仮定する。その全体構造上部に、たとえば酸
化膜あるいは窒化膜のような第１絶縁層（１）を形成す
る。さらに、その全体構造上部に、第１シリコン層
（２）を所定の厚さ（たとえば、数１００〜数１０００
Å程度）だけ形成する。第１シリコン層（２）は、たと
えば、多結晶シリコン層またはアモルファスシリコン層
である。さらに、その全体構造上部に、たとえば酸化膜
または窒化膜のような第２絶縁層（３）を形成する。
【００１３】第２絶縁層（３）を酸化膜で形成する場
合、その酸化膜の形成方法として、Ｈ 2 ＳＯ4 とＨ2 Ｏ
2 との混合溶液で１０分ほど５〜３０Åの厚さに成長さ
せる方法、または加熱炉（Ｆｕｒｎａｃｅ）内で雰囲気
ガスとしてＯ2 ガスと８００〜９００℃の温度条件で１
００〜５００Åの厚さに成長させた後、乾式食刻（たと
えばＣＨＦ3 、ＣＦ4 ガスが包含されたガス）またはス
パッタ食刻（Ｓｐｕｔｔｅｒ Ｅｔｃｈ）で上記酸化膜
を再び食刻して約５０〜２００Åの厚さに成長させる方
法等がある。このとき、上記酸化膜に稠密な結合を作製
するために、上記酸化膜を形成した後、イオンをインプ
ラントさせるイオンインプランティング工程を行なうこ
ともできる。これは、酸化膜に形成された稠密な結合
が、後工程の食刻時にピンホール（Ｐｉｎ−ｈｏｌｅ）
の形成を容易にするためである。
【００１４】図３の（ｂ）は、上記第２絶縁層（３）の
上部に、多結晶シリコン層またはアモルファスシリコン
層のような第２シリコン層（５）を所定厚さだけ蒸着し
た状態の断面図を示している。ここで、上記第２シリコ
ン層（５）を蒸着するとき、上記第２絶縁層（３）の厚
さが薄いので、所定部分にピンホール（４）が多数個発
生する。こうして、第２絶縁層（３）の第１残留層（３
Ａ）が形成される。したがって、第２シリコン層（５）
は、上記ピンホール（４）を通じて第１シリコン層
（２）と接触することになる。
【００１５】図３（ｃ）を参照して、第２シリコン層
（５）、第２絶縁層の第１残留層（３Ａ）および第１シ
リコン層（２）を順次食刻する。このとき、上記第１お
よび第２シリコン層（２、５）と第２絶縁層（３）の第
１残留層（３Ａ）の食刻選択比率は、第１および第２シ
リコン層（２、５）が第２絶縁層（３Ａ）よりも速い速
度で食刻されるように設定した状態で第２シリコン層
（５）を完全に食刻してオーバーエッチを実施する。本
実施例では、上記の第１および第２シリコン層（２、
５）と第２絶縁層（３）の第１残留層（３Ａ）の食刻選
択比率が５：１以上となるようにし、たとえば、Ｃｌ2
またはＳＦ6 ガスを包含する混合ガスを使用して非等方
性に食刻する。したがって、第２シリコン層（５）が完
全に除去された後、第２絶縁層（３）の第１残留層（３
Ａ）の所定部分に多数のピンホール（４）が発生し、露
呈された第１シリコン層（２）と上記第２絶縁層（３）
の第１残留層（３Ａ）が継続食刻されながら第１シリコ
ン層（２）の所定領域に多数の第１ホール（６Ａ）が形
成され、第２絶縁層（３）の第２の残留層（３Ｂ）が残
る。
【００１６】図３（ｄ）は、図３（ｃ）のオーバーエッ
チを継続実施して図３（ｃ）の第２絶縁層（３）の第２
残留層（３Ｂ）をすべて食刻し、第１シリコン層（２）
をさら食刻して多数の第２ホール（６Ｂ）を形成した状
態を示す断面図である。
【００１７】図３（ｅ）を参照して、図３（ｄ）の工程
後に残り得る第２絶縁層（３）の残留層（３Ｂ）（図示
せず）を完全に除くため、湿式食刻（たとえばＨＦ溶液
に食刻）を実施して第２絶縁層（３）の第２残留層を完
全に除去する。上記第１シリコン層（２）の表面が上記
食刻工程によって損傷を被ることになるが、このような
損傷を回復させるため、第３シリコン層（７）が所定の
厚さに形成されている。このように、第１シリコン層
（２）の表面に多数の第２ホール（６Ｃ）を形成して凹
凸の表面（８）を有するシリコン層を積層型キャパシタ
の電荷保存電極に利用する場合、極大化された表面積に
よる増大でキャパシタの容量を増大させることができ
る。
【００１８】図４は、本発明の第２実施例に従ってシリ
コン層を形成する工程を順に示した断面図である。本実
施例は、図３（ｂ）の第２シリコン層（５）を形成する
ことなく、下部の第１シリコン層（２）に多数のホール
（１４Ｂ）を形成してシリコン層の表面が凹凸になるよ
うにすることで表面積を増大させようとしている。
【００１９】図４（ａ）を参照して、図３（ａ）のよう
にシリコン基板（２０）、またはシリコン基板上部に所
定の配線または単位半導体素子が形成された状態でその
上部に第１絶縁層（１１）を形成する。その後、第１絶
縁層（１１）上部に第１シリコン層（１２）、たとえ
ば、多結晶シリコン層またはアモルファスシリコン層を
所定の厚さ、たとえば、数百〜数千Åに形成し、その上
部に第２絶縁膜（１３）、たとえば、酸化膜または窒化
膜を所定の厚さに形成する。ここで、第２絶縁層（１
３）を、たとえば、酸化膜に形成する場合、厚さは１０
０〜５００Å程度に形成する。また、酸化膜を形成する
方法および稠密な結合を酸化膜に形成する方法等は、図
３（ａ）を用いて説明したものと同一であるので、ここ
では繰り返して説明することを避ける。
【００２０】図４（ｂ）は、図４（ａ）の第２絶縁層
（１３）を乾式食刻して不均一な厚さを有する上記第２
絶縁層の第１残留層（１３Ａ）を形成した状態の断面図
である。上記第２絶縁層（１３）にスパッタ食刻（Ｓｐ
ｕｔｔｅｒ ｅｔｃｈ）を実施すると、第２絶縁層（１
３）の厚さが不均一に食刻され、第２絶縁層（１３）上
に多数の第１ホール（１４）が発生する。上記第２絶縁
層（１３）を継続食刻する場合、上記第２絶縁層（１
３）上に形成された第１ホール（１４）が食刻され、ピ
ンホール（１５）が発生して、第２絶縁層（１３）の第
１残留層（１３Ａ）を形成する。
【００２１】図４（ｃ）を参照して、第１シリコン層
（１２）と第２絶縁層（１３）の第１残留層（１３Ａ）
の食刻選択比率を第２絶縁層（１３）の第１残留層（１
３Ａ）よりも第１シリコン層（１２）の食刻速度を速め
た状態で食刻し、上記第１シリコン層（１２）に多数の
第２ホール（１４Ａ）を形成し、それによって所定の第
２絶縁層（１３）の第２残留層（１３Ｂ）を残す。すな
わち、第１シリコン層（１２）と第２絶縁層（１３）の
第１残留層（１３Ａ）の食刻を、たとえば、食刻選択比
率が５：１以上となるようにし、Ｃｌ2 またはＳＦ6 ガ
スを包含する混合ガスで非等方性食刻を実施すると、露
呈された第１シリコン層（１２）と第１ホール（１４）
下部の第２絶縁層（１３）の第１残留層（１３Ａ）が図
４（ｃ）に示されるように食刻される。ここで、第１シ
リコン層（１２）が第２絶縁層の第１残留層（１３Ａ）
よりも食刻速度が速いので、第１シリコン層（１２）が
多く食刻され、第１シリコン層（１２）上に多数の第２
ホール（１４Ａ）が形成されるのがわかる。
【００２２】図４（ｄ）を参照して、図４（ｃ）で実施
する食刻工程を継続進行させて第２絶縁層（１３）の第
２残留層（１３Ｂ）が完全に除かれるときまで第１シリ
コン層（１２）を一層食刻して、段差がはなはだしい多
数の第３ホール（１４Ｂ）を形成する。上記第１シリコ
ン層（１２）上に形成された多数の第３ホール（１４
Ｂ）の段差は、図４（ｂ）に示された第２絶縁層（１
３）の第１残留層（１３Ａ）の厚さの不均一性と、上記
第１シリコン層（１２）と第２絶縁層（１３）の第１残
留層（１３Ａ）の食刻選択比率によって決定される。
【００２３】図４（ｅ）を参照して、図４（ｄ）の工程
後、第１シリコン層（１２）上部に残存できる第２絶縁
層（１３）の第２残留層（図示せず）を食刻するため、
たとえば、ＨＦ等の食刻溶液で上記第２絶縁層（１３）
の第２残留層（１３Ｂ）を除く。その後、上記第１シリ
コン層（１２）と第２絶縁層（１３）の第１残留層（１
３Ａ）の食刻選択比率を差をおいて食刻する食刻工程時
に被った第１シリコン層（１２）の表面の損傷を回復す
るため、第２シリコン層（１６）を所定の厚さに形成す
る。したがって、本発明の実施例によると、シリコン層
の表面（１７）を凹凸にすることができて表面積が増大
されることで、キャパシタの容量を高めることができ
る。
【００２４】
【発明の効果】以上のように上記の本発明の第１および
第２実施例を積層型キャパシタ電荷保存電極に適用する
場合、従来の同一の電荷保存電極の面積でその表面積を
顕著に増大させてキャパシタ容量を高めることができる
効果がある。
【図面の簡単な説明】
【図１】従来の一般的なシリコン層の表面を撮影した顕
微鏡写真である。
【図２】本発明に従って表面積を増大させたシリコン層
の表面を撮影した顕微鏡写真である。
【図３】本発明の第１実施例に従ってシリコン層を形成
する工程を順に示す断面図である。
【図４】本発明の第２の実施例に従ってシリコン層を形
成する工程を順に示す断面図である。
【符号の説明】
１、１１ 第１絶縁層 ２、１２ 第１シリコン層 ３、１３ 第２絶縁層 ４、１５ ピンホール（Ｐｉｎ ｈｏｌｅ） ５、１６ 第２シリコン層 ７ 第３シリコン層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年７月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】従来の一般的なシリコン層の表面を撮影した顕
微鏡写真図である。
【図２】本発明に従って表面積を増大させたシリコン層
の表面を撮影した顕微鏡写真図である。
【図３】本発明の第１実施例に従ってシリコン層を形成
する工程を順に示す断面図である。
【図４】本発明の第２の実施例に従ってシリコン層を形
成する工程を順に示す断面図である。
【符号の説明】 １、１１ 第１絶縁層 ２、１２ 第１シリコン層 ３、１３ 第２絶縁層 ４、１５ ピンホール（Ｐｉｎ ｈｏｌｅ） ５、１６ 第２シリコン層 ７ 第３シリコン層

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 上部に単位半導体素子が形成されたシリ
    コン基板（１０）を有する高集積半導体素子用シリコン
    層の製造方法において、 前記シリコン基板（１０）の終結構造上部に第１絶縁層
    （１）および第１シリコン層（２）を順次形成する工程
    と、 前記第１シリコン層（２）上部にピンホール形成用第２
    絶縁層（３）を所定の厚さで形成する工程と、 前記第２絶縁層（３）上部に第２シリコン層（５）を所
    定の厚さで形成し、前記第１シリコン層（２）上部に第
    ２絶縁層（３）の第１残留層（３Ａ）と、第１シリコン
    層（２）の一部が露呈されるように多数のピンホール
    （４）を形成させる工程と、 前記第２シリコン層（５）、第２絶縁層（３）の第１残
    留層（３Ａ）および、前記多数のピンホール（４）によ
    って露呈された第１シリコン層（２）の一部を順次食刻
    し、前記第２絶縁層（３）の第２残留層（３Ｂ）だけを
    残して前記多数のピンホール（４）によって露呈された
    第１シリコン層（２）の一部上に多数の第１ホール（６
    Ａ）を形成する工程と、 前記ピンホール（４）によって多数の第１ホール（６
    Ａ）の形成された前記第１シリコン層（２）を前記第２
    絶縁層（３）の第１残留層（３Ｂ）が完全に除かれるま
    で食刻して前記第１シリコン層（２）の第１ホール（６
    Ａ）内に多数の第２ホール（６Ｂ）を形成する工程と、
    を備え、それにより第１シリコン層の表面がグレニュレ
    イティッド形態となるようにするのを特徴とする、表面
    積が極大化されたシリコン層の製造方法。
  2. 【請求項２】 前記第１シリコン層（２）に多数の第２
    ホール（６Ｂ）の形成工程時に発生し得る第１シリコン
    層（２）の損傷を回復するために、前記多数の第２ホー
    ル（６Ｂ）が形成された前記第１シリコン層（２）上部
    に第３シリコン層（７）を所定の厚さで形成することを
    特徴とする、請求項１に記載の表面積が極大化されたシ
    リコン層の製造方法。
  3. 【請求項３】 前記第１シリコン層および第２シリコン
    層（５）は多結晶またはアモルファスシリコン層であ
    る、請求項１に記載の表面積が極大化されたシリコン層
    の製造方法。
  4. 【請求項４】 前記第３シリコン層（７）は多結晶また
    はアモルファスシリコン層である、請求項２に記載の表
    面積が極大化されたシリコン層の製造方法。
  5. 【請求項５】 前記第１シリコン層（２）上部に形成さ
    れる前記第２絶縁層（３）はＨ2 ＳＯ4 とＨ2 Ｏ2 との
    混合溶液を利用して５〜３０Åの厚さで成長させた酸化
    膜である、請求項１に記載の表面積が極大化されたシリ
    コン層の製造方法。
  6. 【請求項６】 前記第１シリコン層（２）上部に形成さ
    れる前記第２絶縁層（３）は、加熱炉で雰囲気ガスとし
    てのＯ2 ガスと８００〜９００℃の温度条件下で１００
    〜５００Åほど成長させた後、乾式食刻によって５０〜
    ２００Åに食刻して形成させた酸化膜である、請求項１
    に記載の表面積が極大化されたシリコン層の製造方法。
  7. 【請求項７】 前記第１シリコン層（２）上部に形成さ
    れる第２絶縁層（３）の形成工程は、前記第２絶縁層
    （３）の稠密な結合を作製するため第２絶縁層（３）を
    形成した後、その上部からイオン注入工程を行なうこと
    を含む、請求項１に記載の表面積が極大化されたシリコ
    ン層の製造方法。
  8. 【請求項８】 前記第２シリコン層（５）と第２絶縁層
    （３）の第１残留層（３Ａ）および多数のピンホール
    （４）によって露呈された第１シリコン層（２）の食刻
    工程は、第２シリコン層（５）が第２絶縁層よりも食刻
    速度を速めた５：１以上の食刻選択比率をもって乾式食
    刻することを特徴とする、請求項１に記載の表面積が極
    大化されたシリコン層の製造方法。
  9. 【請求項９】 前記第２シリコン層（５）と第２絶縁層
    （３）の乾式食刻工程は、食刻ガスとしてＣｌ2 または
    ＳＦ6 を含む混合ガスを使用することを特徴とする、請
    求項８に記載の表面積が極大化されたシリコン層の製造
    方法。
  10. 【請求項１０】 前記第１シリコン層（２）の多数の第
    ２ホール（６Ｂ）を形成する工程は、前記第１シリコン
    層（２）上部の第２絶縁層（３）の第１残留層（３Ｂ）
    を湿式食刻で除去することを含む、請求項１に記載の表
    面積が極大化されたシリコン層の製造方法。
  11. 【請求項１１】 上部に単位半導体素子が形成されたシ
    リコン基板（２０）を有する高集積半導体素子用シリコ
    ン層の製造方法において、 前記シリコン基板（２０）の終結構造上部に第１絶縁層
    （１１）および第１シリコン層（１２）を順次形成する
    工程と、 前記第１シリコン層（１２）上部にピンホール形成用第
    ２絶縁層（１３）を所定の厚さで形成する工程と、 前記第２絶縁層（１３）を食刻して多数の第１ホール
    （１４）が形成された第２絶縁層（１３）の第１残留層
    （１３Ａ）および第１シリコン層（１２）の一部が露呈
    されるように多数のピンホール（１５）を形成する工程
    と、 前記第１シリコン層（１２）、前記第２絶縁層（１３）
    の第１残留層（１３Ａ）および、前記多数のピンホール
    （１５）によって露呈された前記第１シリコン層（１
    ２）の一部を順次食刻し、前記第１絶縁層（１３）の第
    ２残留層（１３Ｂ）だけを残して前記ピンホール（１
    ５）によって露呈された第１シリコン層（１２）の一部
    上に多数の第２ホール（１４Ａ）を形成する工程と、 前記ピンホール（１５）によって露呈された前記第１シ
    リコン層（１２）を前記第１絶縁層（１３）の第２残留
    層（１３Ｂ）が完全に除去されるときまで食刻して前記
    第１シリコン層（１２）の第２ホール（１４）内に多数
    の第３ホール（１４Ｂ）を形成する工程と、を備え、そ
    れによって第１シリコン層の表面がグレニュレイティッ
    ド形態となるようにするのを特徴とする、表面積が極大
    化されたシリコン層の製造方法。
  12. 【請求項１２】 高集積半導体素子に使用されるシリコ
    ン層の表面がグレニュレイティッド形態で形成されるの
    を特徴とする、表面積が極大化されたシリコン層。
JP3150549A 1990-06-22 1991-06-21 表面積が極大化されたシリコン層の製造方法 Expired - Fee Related JP2519612B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019900009260A KR930008580B1 (ko) 1990-06-22 1990-06-22 표면적이 극대화된 실리콘층 및 그 제조방법
KR90-9260 1990-06-22

Publications (2)

Publication Number Publication Date
JPH0621336A true JPH0621336A (ja) 1994-01-28
JP2519612B2 JP2519612B2 (ja) 1996-07-31

Family

ID=19300409

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3150549A Expired - Fee Related JP2519612B2 (ja) 1990-06-22 1991-06-21 表面積が極大化されたシリコン層の製造方法

Country Status (3)

Country Link
US (2) US5149676A (ja)
JP (1) JP2519612B2 (ja)
KR (1) KR930008580B1 (ja)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930004110B1 (ko) * 1990-10-25 1993-05-20 현대전자산업 주식회사 표면적이 극대화된 도전층 제조방법
USRE35420E (en) * 1991-02-11 1997-01-07 Micron Technology, Inc. Method of increasing capacitance by surface roughening in semiconductor wafer processing
US5244842A (en) * 1991-12-17 1993-09-14 Micron Technology, Inc. Method of increasing capacitance by surface roughening in semiconductor wafer processing
KR920018987A (ko) * 1991-03-23 1992-10-22 김광호 캐패시터의 제조방법
KR940009616B1 (ko) * 1991-09-09 1994-10-15 금성일렉트론 주식회사 홀 캐패시터 셀 및 그 제조방법
US5213992A (en) * 1991-10-02 1993-05-25 Industrial Technology Research Institute Rippled polysilicon surface capacitor electrode plate for high density DRAM
US5350707A (en) * 1991-11-19 1994-09-27 Samsung Electronics Co., Ltd. Method for making a capacitor having an electrode surface with a plurality of trenches formed therein
KR960005246B1 (ko) * 1992-10-21 1996-04-23 현대전자산업주식회사 캐패시터의 저장전극 제조방법
JPH0774268A (ja) * 1993-07-07 1995-03-17 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
KR970005945B1 (ko) * 1993-08-09 1997-04-22 엘지반도체 주식회사 반도체 박막트랜지스터 제조방법
US5466626A (en) * 1993-12-16 1995-11-14 International Business Machines Corporation Micro mask comprising agglomerated material
US5972771A (en) 1994-03-11 1999-10-26 Micron Technology, Inc. Enhancing semiconductor structure surface area using HSG and etching
US5696014A (en) * 1994-03-11 1997-12-09 Micron Semiconductor, Inc. Method for increasing capacitance of an HSG rugged capacitor using a phosphine rich oxidation and subsequent wet etch
US5466627A (en) * 1994-03-18 1995-11-14 United Microelectronics Corporation Stacked capacitor process using BPSG precipitates
US5482885A (en) * 1994-03-18 1996-01-09 United Microelectronics Corp. Method for forming most capacitor using poly spacer technique
US5427974A (en) * 1994-03-18 1995-06-27 United Microelectronics Corporation Method for forming a capacitor in a DRAM cell using a rough overlayer of tungsten
US5512768A (en) * 1994-03-18 1996-04-30 United Microelectronics Corporation Capacitor for use in DRAM cell using surface oxidized silicon nodules
US5482882A (en) * 1994-03-18 1996-01-09 United Microelectronics Corporation Method for forming most capacitor using polysilicon islands
US5492848A (en) * 1994-03-18 1996-02-20 United Microelectronics Corp. Stacked capacitor process using silicon nodules
US5508542A (en) * 1994-10-28 1996-04-16 International Business Machines Corporation Porous silicon trench and capacitor structures
US5885882A (en) * 1995-07-18 1999-03-23 Micron Technology, Inc. Method for making polysilicon electrode with increased surface area making same
US5801104A (en) * 1995-10-24 1998-09-01 Micron Technology, Inc. Uniform dielectric film deposition on textured surfaces
US5650351A (en) * 1996-01-11 1997-07-22 Vanguard International Semiconductor Company Method to form a capacitor having multiple pillars for advanced DRAMS
US5808335A (en) * 1996-06-13 1998-09-15 Vanguard International Semiconductor Corporation Reduced mask DRAM process
US6013555A (en) * 1996-08-30 2000-01-11 United Microelectronics Corp. Process for rounding an intersection between an HSG-SI grain and a polysilicon layer
US6069053A (en) * 1997-02-28 2000-05-30 Micron Technology, Inc. Formation of conductive rugged silicon
US5937314A (en) * 1997-02-28 1999-08-10 Micron Technology, Inc. Diffusion-enhanced crystallization of amorphous materials to improve surface roughness
US6066539A (en) * 1997-04-11 2000-05-23 Micron Technology, Inc. Honeycomb capacitor and method of fabrication
KR100427540B1 (ko) * 1997-06-25 2004-07-19 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
KR100260486B1 (ko) * 1997-06-30 2000-08-01 김영환 반도체장치의전하저장전극형성방법
US5869399A (en) * 1997-08-07 1999-02-09 Mosel Vitelic Inc. Method for increasing utilizable surface of rugged polysilicon layer in semiconductor device
CN1214542A (zh) * 1997-09-30 1999-04-21 西门子公司 集成电路制造方法及结构
JP2001185698A (ja) * 1999-12-24 2001-07-06 Fujitsu Ltd 半導体装置及びその製造方法
CA2411276C (en) 2000-06-15 2009-08-18 Reinz-Dichtungs-Gmbh & Co. Kg Flat gasket and method for the production thereof
AUPR174800A0 (en) * 2000-11-29 2000-12-21 Australian National University, The Semiconductor processing
WO2003047004A1 (en) * 2001-11-29 2003-06-05 Origin Energy Solar Pty Ltd Semiconductor texturing process
US6544282B1 (en) * 2001-02-21 2003-04-08 Radiant Medical, Inc. Inhibition of platelet activation, aggregation and/or adhesion by hypothermia
US6972473B2 (en) * 2003-08-12 2005-12-06 Tessera, Inc. Structure and method of making an enhanced surface area capacitor
EP3009028A1 (en) 2014-10-13 2016-04-20 Sven Dobler Dry peel cosmetic sampler
US9391069B1 (en) 2015-12-03 2016-07-12 International Business Machines Corporation MIM capacitor with enhanced capacitance formed by selective epitaxy

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53123687A (en) * 1977-04-04 1978-10-28 Nec Corp Binary memory element

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1148895A (en) * 1980-02-06 1983-06-28 Dan Maydan Reactive sputter etching of silicon
US5136533A (en) * 1988-07-08 1992-08-04 Eliyahou Harari Sidewall capacitor DRAM cell
US5043780A (en) * 1990-01-03 1991-08-27 Micron Technology, Inc. DRAM cell having a texturized polysilicon lower capacitor plate for increased capacitance
US5084405A (en) * 1991-06-07 1992-01-28 Micron Technology, Inc. Process to fabricate a double ring stacked cell structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53123687A (en) * 1977-04-04 1978-10-28 Nec Corp Binary memory element

Also Published As

Publication number Publication date
US5149676A (en) 1992-09-22
KR920001625A (ko) 1992-01-30
KR930008580B1 (ko) 1993-09-09
US5304828A (en) 1994-04-19
JP2519612B2 (ja) 1996-07-31

Similar Documents

Publication Publication Date Title
JP2519612B2 (ja) 表面積が極大化されたシリコン層の製造方法
JP3887433B2 (ja) 半導体装置のキャパシタの形成方法
JPH05217815A (ja) メモリ セル コンデンサの製造方法及びその構造
US5656529A (en) Method for manufacturing highly-integrated capacitor
US5956595A (en) Method of fabricating a semiconductor integrated circuit having a capacitor with lower electrode comprising titanium nitride
JP2692402B2 (ja) 半導体素子の製造方法
US5874336A (en) Method to improve yield for capacitors formed using etchback of polysilicon hemispherical grains
US6355546B1 (en) Thermally grown protective oxide buffer layer for ARC removal
KR950006982B1 (ko) 전하저장전극 제조방법
JP2867799B2 (ja) 半導体装置の製造方法
JP2000196042A (ja) キャパシタの構造及びその製造方法
JP2882217B2 (ja) 半導体素子の製造方法
JPH03234051A (ja) 容量素子の製造方法
KR100265329B1 (ko) 반도체 장치의 선택적 반구형 실리콘 그레인전하저장전극 형성방법
JPH0369162A (ja) 半導体装置の製造方法
KR0135697B1 (ko) 반도체 소자의 캐패시터 제조방법
US6624038B2 (en) Capacitor electrode having uneven surface formed by using hemispherical grained silicon
KR100811250B1 (ko) 반도체소자의 커패시터 제조방법
KR20000067350A (ko) 실리콘 질화막의 크랙 방지를 위한 커패시터 형성 방법
JPS6347947A (ja) 半導体装置の製造方法
KR100414376B1 (ko) 반도체소자의 커패시터 제조방법
JP2503850B2 (ja) 半導体素子の製造方法
JPH1187310A (ja) 緩やかな傾斜を有する酸化膜パターン形成のための半導体素子の製造方法
KR19990005479A (ko) 반도체 장치의 전하 저장 전극 형성 방법
JPH05152539A (ja) Ｄｒａｍの電荷蓄積用キヤパシタ電極の製造方法

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19960206

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090517

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100517

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100517

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110517

Year of fee payment: 15

LAPS Cancellation because of no payment of annual fees