JPH06196588A - 半導体素子収納用セラミックパッケージとその製造方法 - Google Patents
半導体素子収納用セラミックパッケージとその製造方法Info
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- JPH06196588A JPH06196588A JP5254835A JP25483593A JPH06196588A JP H06196588 A JPH06196588 A JP H06196588A JP 5254835 A JP5254835 A JP 5254835A JP 25483593 A JP25483593 A JP 25483593A JP H06196588 A JPH06196588 A JP H06196588A
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Abstract
(57)【要約】
【目的】 外部端子に接続されないフローティング状態
の導体パターンを有する半導体素子収納用セラミックパ
ッケージにおいて、該パッケージの表面に位置する導体
パターンに電解メッキ法で、Ａｕ，Ｎｉメッキ等のメッ
キ処理を可能にした半導体素子収納用セラミックパッケ
ージとその製造方法を提供する。 【構成】 パッケージの表面に、外部端子と； 該外部
端子に接続される導体パターンＡと； 該外部端子に接
続されない導体パターンＢと； 該導体パターンＢを短
絡する一端が外部端子に接続された短絡導体パターンを
有し、該導体パターンＢは、電解メッキ処理された後
に、該短絡導体パターンとの短絡状態が切断され、フロ
ーティング状態とされている構成よりなる。
の導体パターンを有する半導体素子収納用セラミックパ
ッケージにおいて、該パッケージの表面に位置する導体
パターンに電解メッキ法で、Ａｕ，Ｎｉメッキ等のメッ
キ処理を可能にした半導体素子収納用セラミックパッケ
ージとその製造方法を提供する。 【構成】 パッケージの表面に、外部端子と； 該外部
端子に接続される導体パターンＡと； 該外部端子に接
続されない導体パターンＢと； 該導体パターンＢを短
絡する一端が外部端子に接続された短絡導体パターンを
有し、該導体パターンＢは、電解メッキ処理された後
に、該短絡導体パターンとの短絡状態が切断され、フロ
ーティング状態とされている構成よりなる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子収納用セラ
ミックパッケージとその製造方法に係り、より詳細に
は、外部端子に接続されないフローティング状態の導体
パターンを有する半導体素子収納用セラミックパッケー
ジにおいて、該パッケージの表面に位置する導体に電解
メッキ法で、Ａｕ，Ｎｉメッキ等のメッキ処理を可能に
した半導体素子収納用セラミックパッケージとその製造
方法に関する。
ミックパッケージとその製造方法に係り、より詳細に
は、外部端子に接続されないフローティング状態の導体
パターンを有する半導体素子収納用セラミックパッケー
ジにおいて、該パッケージの表面に位置する導体に電解
メッキ法で、Ａｕ，Ｎｉメッキ等のメッキ処理を可能に
した半導体素子収納用セラミックパッケージとその製造
方法に関する。
【０００２】
【従来の技術】近年、デバイスの高速・高集積化に伴
い、１つのパッケージ内に複数のＩＣチップや回路部品
を搭載することが要請されている。該ＩＣチップ間や回
路部品間を結線するために、外部端子に接続されない、
所謂、フローティング状態の導体パターンが必要となっ
てくる。
い、１つのパッケージ内に複数のＩＣチップや回路部品
を搭載することが要請されている。該ＩＣチップ間や回
路部品間を結線するために、外部端子に接続されない、
所謂、フローティング状態の導体パターンが必要となっ
てくる。
【０００３】ところで、半導体素子収納用セラミックパ
ッケージは、複数枚のグリーンシートを作製して、必要
なスルーホールを設け、また必要な導体パターンを印刷
し、このグリーンシートを積層・焼成し、更に、パッケ
ージの外表面に形成された導体パターンは、酸化等から
保護するために表面処理することで作成されている。そ
して、この表面処理としては、通常、ＮｉメッキやＡｕ
メッキが用いられ、このメッキ処理としては、作業性の
観点より、外部端子に電極を接続して行なう電解メッキ
法が採用されている。しかし、この電解メッキ法の場
合、前記フローティング状態の導体パターンについて
は、外部端子に接続されていないため施せないという問
題がある。そして、この場合には、通常、無電解メッキ
が施されている。
ッケージは、複数枚のグリーンシートを作製して、必要
なスルーホールを設け、また必要な導体パターンを印刷
し、このグリーンシートを積層・焼成し、更に、パッケ
ージの外表面に形成された導体パターンは、酸化等から
保護するために表面処理することで作成されている。そ
して、この表面処理としては、通常、ＮｉメッキやＡｕ
メッキが用いられ、このメッキ処理としては、作業性の
観点より、外部端子に電極を接続して行なう電解メッキ
法が採用されている。しかし、この電解メッキ法の場
合、前記フローティング状態の導体パターンについて
は、外部端子に接続されていないため施せないという問
題がある。そして、この場合には、通常、無電解メッキ
が施されている。
【０００４】
【発明が解決しようとする課題】しかし、この無電解メ
ッキの場合、量産性，品質の点において、電解メッキに
比べて劣り、かつ安価に供給することができないという
問題がある。ところで、このような問題に対処して、近
年、『フローティング状態の導体パターンについて、該
導体パターンの端子を一時的に導電ペーストにより短絡
し、電解メッキ槽内で該導電ペーストを介して導通させ
て、電解メッキを施した後、該端子の短絡を、該導電ペ
ーストを除去することで解除する手法』が提案されてい
る（特公平１−３８３９６号公報参照）。
ッキの場合、量産性，品質の点において、電解メッキに
比べて劣り、かつ安価に供給することができないという
問題がある。ところで、このような問題に対処して、近
年、『フローティング状態の導体パターンについて、該
導体パターンの端子を一時的に導電ペーストにより短絡
し、電解メッキ槽内で該導電ペーストを介して導通させ
て、電解メッキを施した後、該端子の短絡を、該導電ペ
ーストを除去することで解除する手法』が提案されてい
る（特公平１−３８３９６号公報参照）。
【０００５】しかし、この手法の場合、次のような課題
がある。すなわち、 導電ペーストを、電解メッキ処理後に除去しなけれ
ばならず、かつ該除去処理が正確に行えない場合があ
り、その量産性に限度がある。 該除去処理が正確に行えない場合は、パッケージ自
体が不良品となる。 導電ペーストがメッキ液に溶けて、メッキ液を汚
す。 等の課題がある。
がある。すなわち、 導電ペーストを、電解メッキ処理後に除去しなけれ
ばならず、かつ該除去処理が正確に行えない場合があ
り、その量産性に限度がある。 該除去処理が正確に行えない場合は、パッケージ自
体が不良品となる。 導電ペーストがメッキ液に溶けて、メッキ液を汚
す。 等の課題がある。
【０００６】本発明は、上述した課題に対処して創案し
たものであって、その目的とする処は、前述した従来の
課題を解決した半導体素子収納用セラミックパッケージ
とその製造方法を提供することにある。
たものであって、その目的とする処は、前述した従来の
課題を解決した半導体素子収納用セラミックパッケージ
とその製造方法を提供することにある。
【０００７】また、本発明の目的は、外部端子に接続さ
れないフローティング状態の導体パターンを有する半導
体素子収納用セラミックパッケージにおいて、該パッケ
ージの表面に位置する導体パターンに電解メッキ法で、
Ａｕ，Ｎｉメッキ等のメッキ処理を可能にした半導体素
子収納用セラミックパッケージとその製造方法を提供す
ることにある。
れないフローティング状態の導体パターンを有する半導
体素子収納用セラミックパッケージにおいて、該パッケ
ージの表面に位置する導体パターンに電解メッキ法で、
Ａｕ，Ｎｉメッキ等のメッキ処理を可能にした半導体素
子収納用セラミックパッケージとその製造方法を提供す
ることにある。
【０００８】更に、本発明の目的は、フローティング状
態の導体パターンへの隣接する他の導体パターンとの電
気的な悪影響を回避可能にした半導体素子収納用セラミ
ックパッケージとその製造方法を提供することにある。
また、本発明の他の目的は、明細書および図面の説明よ
り、いっそう明らかになるであろう。
態の導体パターンへの隣接する他の導体パターンとの電
気的な悪影響を回避可能にした半導体素子収納用セラミ
ックパッケージとその製造方法を提供することにある。
また、本発明の他の目的は、明細書および図面の説明よ
り、いっそう明らかになるであろう。
【０００９】
【課題を解決するための手段】そして、上記目的を達成
するための手段としての本発明の半導体素子収納用セラ
ミックパッケージは、パッケージの表面に、外部端子
と；該外部端子に接続される導体パターンＡと；該外部
端子に接続されない導体パターンＢと；該導体パターン
Ｂを短絡する一端が外部端子に接続された短絡導体パタ
ーンを有し、該導体パターンＢは、電解メッキ処理され
た後に、該短絡導体パターンとの短絡状態が切断され、
フローティング状態とされている構成としている。
するための手段としての本発明の半導体素子収納用セラ
ミックパッケージは、パッケージの表面に、外部端子
と；該外部端子に接続される導体パターンＡと；該外部
端子に接続されない導体パターンＢと；該導体パターン
Ｂを短絡する一端が外部端子に接続された短絡導体パタ
ーンを有し、該導体パターンＢは、電解メッキ処理され
た後に、該短絡導体パターンとの短絡状態が切断され、
フローティング状態とされている構成としている。
【００１０】また、本発明の他の半導体セラミックパッ
ケージは、前記発明において、短絡導体パターンがグラ
ンド用外部端子又はグランド電位層を介してグランド用
外部端子に接続されている構成、少なくとも短絡導体パ
ターンの上面が、絶縁層で覆われている構成、短絡導体
パターンがグランド用外部端子又はグランド電位層を介
してグランド用外部端子に接続され、かつ、少なくとも
該短絡導体パターンの上面が、絶縁層で覆われている構
成としている。
ケージは、前記発明において、短絡導体パターンがグラ
ンド用外部端子又はグランド電位層を介してグランド用
外部端子に接続されている構成、少なくとも短絡導体パ
ターンの上面が、絶縁層で覆われている構成、短絡導体
パターンがグランド用外部端子又はグランド電位層を介
してグランド用外部端子に接続され、かつ、少なくとも
該短絡導体パターンの上面が、絶縁層で覆われている構
成としている。
【００１１】また、本発明の半導体素子収納用セラミッ
クパッケージの製造方法は、外部端子と；該外部端子に
接続される導体パターンＡと；該外部端子に接続されな
い導体パターンＢと；導体パターンＢを短絡する一端が
外部端子に接続された短絡導体パターンを有する半導体
素子収納用セラミックパッケージの製造方法であって、
前記外部端子と導体パターンＡおよび導体パターンＢを
電解メッキ処理する工程と、前記電解メッキ処理した
後、該導体パターンＢと前記短絡導体パターンとの短絡
状態を切断し、該導体パターンＢをフローティング状態
とする工程を有する構成としている。
クパッケージの製造方法は、外部端子と；該外部端子に
接続される導体パターンＡと；該外部端子に接続されな
い導体パターンＢと；導体パターンＢを短絡する一端が
外部端子に接続された短絡導体パターンを有する半導体
素子収納用セラミックパッケージの製造方法であって、
前記外部端子と導体パターンＡおよび導体パターンＢを
電解メッキ処理する工程と、前記電解メッキ処理した
後、該導体パターンＢと前記短絡導体パターンとの短絡
状態を切断し、該導体パターンＢをフローティング状態
とする工程を有する構成としている。
【００１２】また、本発明の他の半導体素子収納用セラ
ミックパッケージの製造方法は、前記発明において、電
解メッキ処理用短絡導体パターンがグランド用外部端
子、又はグランド電位層を介してグランド用外部端子に
接続されている構成、少なくとも短絡導体パターンの上
面が、絶縁層で覆われている構成、短絡導体パターンが
グランド用外部端子、又はグランド電位層を介してグラ
ンド用外部端子に接続され、かつ、少なくとも該短絡導
体パターンの上面が、絶縁層で覆われている構成として
いる。
ミックパッケージの製造方法は、前記発明において、電
解メッキ処理用短絡導体パターンがグランド用外部端
子、又はグランド電位層を介してグランド用外部端子に
接続されている構成、少なくとも短絡導体パターンの上
面が、絶縁層で覆われている構成、短絡導体パターンが
グランド用外部端子、又はグランド電位層を介してグラ
ンド用外部端子に接続され、かつ、少なくとも該短絡導
体パターンの上面が、絶縁層で覆われている構成として
いる。
【００１３】
【作用】本発明の半導体素子収納用セラミックパッケー
ジとその製造方法は、導体パターンＢを短絡する短絡導
体パターンを有し、該導体パターンＢは、電解メッキ処
理された後に、該短絡導体パターンとの短絡状態が切断
され、フローティング状態とされるので、電解メッキ処
理されたフローティング状態の導体パターンを有するパ
ッケージを、フローティング状態の導体パターンを有し
ないパッケージと同様に得ることができる。
ジとその製造方法は、導体パターンＢを短絡する短絡導
体パターンを有し、該導体パターンＢは、電解メッキ処
理された後に、該短絡導体パターンとの短絡状態が切断
され、フローティング状態とされるので、電解メッキ処
理されたフローティング状態の導体パターンを有するパ
ッケージを、フローティング状態の導体パターンを有し
ないパッケージと同様に得ることができる。
【００１４】また、短縮導体パターンをグランド電位に
した構成にあっては、該短縮導体パターンとフローティ
ング状態の導体パターンの容量的、誘導的な結合が他の
フローティング状態の導体パターンに与える電気的な悪
影響を回避できる。ところで、該短縮導体パターンは、
通常、任意の外部端子に接続される。この場合、例え
ば、短縮導体パターンが、他のどこにも接続されないノ
ンコネクト端子に接続された状態で説明すると、搭載し
たＩＣチップの駆動により、該フローティング状態の特
定の導体パターンの電位変動が起こると、短縮導体パタ
ーンの電位変動が引き起こされ、それが、他のフローテ
ィング状態の導体パターンの電位変動を発生させること
になる。しかし、近年のように、導体パターン間が細密
化されてくると、上記の問題点がＩＣチップの誤動作な
どの原因となる。本発明者らは鋭意研究の結果究明し、
短縮導体パターンをグランド電位することで、上記の不
安定な動作を回避できるという知見に至った。
した構成にあっては、該短縮導体パターンとフローティ
ング状態の導体パターンの容量的、誘導的な結合が他の
フローティング状態の導体パターンに与える電気的な悪
影響を回避できる。ところで、該短縮導体パターンは、
通常、任意の外部端子に接続される。この場合、例え
ば、短縮導体パターンが、他のどこにも接続されないノ
ンコネクト端子に接続された状態で説明すると、搭載し
たＩＣチップの駆動により、該フローティング状態の特
定の導体パターンの電位変動が起こると、短縮導体パタ
ーンの電位変動が引き起こされ、それが、他のフローテ
ィング状態の導体パターンの電位変動を発生させること
になる。しかし、近年のように、導体パターン間が細密
化されてくると、上記の問題点がＩＣチップの誤動作な
どの原因となる。本発明者らは鋭意研究の結果究明し、
短縮導体パターンをグランド電位することで、上記の不
安定な動作を回避できるという知見に至った。
【００１５】更に、少なくとも短絡導体パターンの上面
を絶縁層で覆った構成にあっては、半導体素子と導体パ
ターンＢにワイヤボンディングする際に、ボンディング
用ワイヤが垂れて短絡導体パターンとショートする危険
性を防止できるように作用する。
を絶縁層で覆った構成にあっては、半導体素子と導体パ
ターンＢにワイヤボンディングする際に、ボンディング
用ワイヤが垂れて短絡導体パターンとショートする危険
性を防止できるように作用する。
【００１６】
【実施例】以下、図面を参照しながら、本発明を具体化
した実施例について説明する。ここに、図１〜図３は、
本発明の第１実施例を示し、図１は本実施例のパッケー
ジに半導体素子をマウントした平面図、図２（ａ）〜図
２（ｃ）は本発明の製造方法を説明するための工程図、
図３（ａ）〜図３（ｃ）は、図２（ａ）〜図２（ｃ）に
対応する断面図、図４は図２（ｃ）の斜視図、図５は第
２実施例を示し、図５（ａ）は短絡導体パターンをグラ
ンド用外部端子に接続した状態の分解図、図５（ｂ）は
短絡導体パターンをグランド電位層に接続した状態の分
解図、図６は第３実施例を示し、図６（ａ）は短絡導体
パターンと導体パターンＢとの短絡時の斜視図、図６
（ｂ）は短絡部分を切断した後の斜視図である。なお、
本発明は、上述した実施例に限定されるものでなく、本
発明の要旨を変更しない範囲内で変形実施できる構成を
含む。
した実施例について説明する。ここに、図１〜図３は、
本発明の第１実施例を示し、図１は本実施例のパッケー
ジに半導体素子をマウントした平面図、図２（ａ）〜図
２（ｃ）は本発明の製造方法を説明するための工程図、
図３（ａ）〜図３（ｃ）は、図２（ａ）〜図２（ｃ）に
対応する断面図、図４は図２（ｃ）の斜視図、図５は第
２実施例を示し、図５（ａ）は短絡導体パターンをグラ
ンド用外部端子に接続した状態の分解図、図５（ｂ）は
短絡導体パターンをグランド電位層に接続した状態の分
解図、図６は第３実施例を示し、図６（ａ）は短絡導体
パターンと導体パターンＢとの短絡時の斜視図、図６
（ｂ）は短絡部分を切断した後の斜視図である。なお、
本発明は、上述した実施例に限定されるものでなく、本
発明の要旨を変更しない範囲内で変形実施できる構成を
含む。
【００１７】−実施例１− 本実施例の半導体素子収納用セラミックパッケージは、
概略すると、外部端子（リードピン、その他の端子）１
に接続される複数個の導体パターンＡ1 ，Ａ2，Ａ3 ，
・・・よりなるパターン群である導体パターンＡと、外
部端子１に接続されない複数個のフローティング状態の
導体パターンＢ1 ，Ｂ2 ，Ｂ3 ，・・・よりなるパター
ン群である導体パターンＢを短絡導体パターン２で短絡
して、該導体パターンＢを電解メッキ処理可能にすると
共に、該電解メッキ処理後に、該短絡導体パターン２と
導体パターンＢとの短絡状態を切断して、導体パターン
Ｂを複数個のフローティング状態の導体パターンとした
構成よりなる。
概略すると、外部端子（リードピン、その他の端子）１
に接続される複数個の導体パターンＡ1 ，Ａ2，Ａ3 ，
・・・よりなるパターン群である導体パターンＡと、外
部端子１に接続されない複数個のフローティング状態の
導体パターンＢ1 ，Ｂ2 ，Ｂ3 ，・・・よりなるパター
ン群である導体パターンＢを短絡導体パターン２で短絡
して、該導体パターンＢを電解メッキ処理可能にすると
共に、該電解メッキ処理後に、該短絡導体パターン２と
導体パターンＢとの短絡状態を切断して、導体パターン
Ｂを複数個のフローティング状態の導体パターンとした
構成よりなる。
【００１８】半導体素子収納用セラミックパッケージ
は、図３（ｃ）に示すように、所定の導体パターン等が
印刷・形成された４枚のグリーンシート３ａ，３ｂ，３
ｃ，３ｄ・・を積層し焼成した後、外表面に位置する導
体パターンが電解メッキ処理されて形成されている。具
体的には、２枚のグリーンシート３ａ，３ｂの上に、半
導体素子４，４を搭載するための凹所５，５を形成する
孔が穿設され、かつ該凹所５，５の周囲に外部端子１に
接続される導体パターンＡと、該凹所５，５の境界凸面
６に外部端子１に接続されない導体パターンＢと、該導
体パターンＢを短絡する短絡導体パターン２を有するグ
リーンシート３ｃが積層され、さらにその上に凹所５，
５が表出する大きい孔が穿設され、かつスルーホール
７，７・・が穿設されたグリーンシート３ｄが積層さ
れ、グリーンシート３ｄのスルーホール７，７・・上面
に外部端子１，１・・用のパッド８，８・・を設けた後
に焼成し、外表面に位置する導体パターンが電解メッキ
処理されて形成されている。なお、導体パターンＡと導
体パターンＢおよび短絡導体パターン２は、同時に印刷
されている。
は、図３（ｃ）に示すように、所定の導体パターン等が
印刷・形成された４枚のグリーンシート３ａ，３ｂ，３
ｃ，３ｄ・・を積層し焼成した後、外表面に位置する導
体パターンが電解メッキ処理されて形成されている。具
体的には、２枚のグリーンシート３ａ，３ｂの上に、半
導体素子４，４を搭載するための凹所５，５を形成する
孔が穿設され、かつ該凹所５，５の周囲に外部端子１に
接続される導体パターンＡと、該凹所５，５の境界凸面
６に外部端子１に接続されない導体パターンＢと、該導
体パターンＢを短絡する短絡導体パターン２を有するグ
リーンシート３ｃが積層され、さらにその上に凹所５，
５が表出する大きい孔が穿設され、かつスルーホール
７，７・・が穿設されたグリーンシート３ｄが積層さ
れ、グリーンシート３ｄのスルーホール７，７・・上面
に外部端子１，１・・用のパッド８，８・・を設けた後
に焼成し、外表面に位置する導体パターンが電解メッキ
処理されて形成されている。なお、導体パターンＡと導
体パターンＢおよび短絡導体パターン２は、同時に印刷
されている。
【００１９】ここで、フローティング状態の導体パター
ンＢとは、外部端子１に接続されていない複数個（本）
の導体パターンＢ1 ，Ｂ2 ，Ｂ3 ，・・・よりなるパタ
ーン群である。従って、導体パターンＢは、外部端子１
に接続される導体パターンＡと異なり、そのままの状態
では、電解メッキを施すことができない。そこで、該処
理するために、導体パターンＢは、導体印刷による導体
短絡パターン２で短絡されている。ここで、導体短絡パ
ターン２は、導体パターンＡのいずれかを介して間接的
に、あるいは直接に外部端子１に接続されている。そし
て、メッキ処理後は、短絡導体パターン２とフローティ
ングパターンは切断され、電気的に分断された状態とさ
れている。
ンＢとは、外部端子１に接続されていない複数個（本）
の導体パターンＢ1 ，Ｂ2 ，Ｂ3 ，・・・よりなるパタ
ーン群である。従って、導体パターンＢは、外部端子１
に接続される導体パターンＡと異なり、そのままの状態
では、電解メッキを施すことができない。そこで、該処
理するために、導体パターンＢは、導体印刷による導体
短絡パターン２で短絡されている。ここで、導体短絡パ
ターン２は、導体パターンＡのいずれかを介して間接的
に、あるいは直接に外部端子１に接続されている。そし
て、メッキ処理後は、短絡導体パターン２とフローティ
ングパターンは切断され、電気的に分断された状態とさ
れている。
【００２０】次に、本実施例の半導体素子収納用セラミ
ックパッケージの製造方法について説明する。本実施例
の製造方法は、概略すると、グリーンシート作成工
程、スルーホール穿設・導体パターン印刷工程、グ
リーンシート積層・焼成工程、電解メッキ処理工程、
切断工程、の５つの工程を有する。以下、各工程につ
いて説明する。
ックパッケージの製造方法について説明する。本実施例
の製造方法は、概略すると、グリーンシート作成工
程、スルーホール穿設・導体パターン印刷工程、グ
リーンシート積層・焼成工程、電解メッキ処理工程、
切断工程、の５つの工程を有する。以下、各工程につ
いて説明する。
【００２１】−グリーンシート作成工程− 本工程は、ドクターブレード法等によって、アルミナを
主成分とする生セラミックシート（グリーンシート）を
複数枚作成する工程である。ここでは、４枚のグリーン
シート３ａ，３ｂ，３ｃ，３ｄを作成している。そし
て、グリーンシート３ｃには、半導体素子４，４を搭載
するための凹所５，５を形成する２つの孔が設けられ、
また、グリーンシート３ｄには、凹所５，５を外表面に
表出させるための大きい孔が設けられている。
主成分とする生セラミックシート（グリーンシート）を
複数枚作成する工程である。ここでは、４枚のグリーン
シート３ａ，３ｂ，３ｃ，３ｄを作成している。そし
て、グリーンシート３ｃには、半導体素子４，４を搭載
するための凹所５，５を形成する２つの孔が設けられ、
また、グリーンシート３ｄには、凹所５，５を外表面に
表出させるための大きい孔が設けられている。
【００２２】−スルーホール穿設・導体パターン印刷工
程− 本工程は、グリーンシート３ａ，３ｂ，３ｃ，３ｄに必
要なスルーホールを穿設し、導体パターンを印刷する工
程である。グリーンシート３ｃには、外部端子１に接続
される導体パターンＡと、外部端子１に接続されない導
体パターンＢ、および短絡導体パターン２が印刷されて
いる（図２（ａ））。ここで、導体パターンＡ，Ｂ，２
は、通常、タングステンやモリブデン等の金属ペースト
をスクリーン印刷することで形成されている。また、グ
リーンシート３ｄには、スルーホール７，７・・が穿設
され、またスルーホール７，７・・の上面に外部端子
１，１・・を設けるためのパッド８，８・・が設けられ
ている。導体パターンＢは、外部端子１に接続されない
導体パターンＢ1 ，Ｂ2 ，Ｂ3 ，・・・よりなるパター
ン群であるため、そのままの状態では電解メッキを施す
ことができない。そこで、導体パターンＢを短絡導体パ
ターン２によって短絡し、換言すれば、接続すること
で、全ての導体パターンＡ，Ｂを、外部端子１，１・・
によって接続状態とする。
程− 本工程は、グリーンシート３ａ，３ｂ，３ｃ，３ｄに必
要なスルーホールを穿設し、導体パターンを印刷する工
程である。グリーンシート３ｃには、外部端子１に接続
される導体パターンＡと、外部端子１に接続されない導
体パターンＢ、および短絡導体パターン２が印刷されて
いる（図２（ａ））。ここで、導体パターンＡ，Ｂ，２
は、通常、タングステンやモリブデン等の金属ペースト
をスクリーン印刷することで形成されている。また、グ
リーンシート３ｄには、スルーホール７，７・・が穿設
され、またスルーホール７，７・・の上面に外部端子
１，１・・を設けるためのパッド８，８・・が設けられ
ている。導体パターンＢは、外部端子１に接続されない
導体パターンＢ1 ，Ｂ2 ，Ｂ3 ，・・・よりなるパター
ン群であるため、そのままの状態では電解メッキを施す
ことができない。そこで、導体パターンＢを短絡導体パ
ターン２によって短絡し、換言すれば、接続すること
で、全ての導体パターンＡ，Ｂを、外部端子１，１・・
によって接続状態とする。
【００２３】−グリーンシート積層・焼成工程− グリーンシート３ａ、３ｂ、３ｃ、３ｄを積層、圧着
し、所定温度で焼成する。その後、パッド８に外部端子
１をろう付けする（図２（ｂ））の状態）。
し、所定温度で焼成する。その後、パッド８に外部端子
１をろう付けする（図２（ｂ））の状態）。
【００２４】−電解メッキ処理工程− 本工程は、導体パターンＡ、導体パターンＢ、その他セ
ラミックパッケージの露出金属部分に電解メッキを施す
工程である。外部端子１をメッキ用電極に接続し、電解
メッキ液槽内に浸漬して電解メッキ処理することで、該
露出金属部分に電解メッキすることができる。ここで、
導体パターンＢは、前工程によって、短絡導体パターン
２で短絡されているので、外部端子１と接続される導体
パターンＡと同様に、電解メッキ処理がなされる。な
お、電解メッキとしては、Ｎｉメッキ、Ａｕメッキを行
う（図２（ｂ）の状態）。
ラミックパッケージの露出金属部分に電解メッキを施す
工程である。外部端子１をメッキ用電極に接続し、電解
メッキ液槽内に浸漬して電解メッキ処理することで、該
露出金属部分に電解メッキすることができる。ここで、
導体パターンＢは、前工程によって、短絡導体パターン
２で短絡されているので、外部端子１と接続される導体
パターンＡと同様に、電解メッキ処理がなされる。な
お、電解メッキとしては、Ｎｉメッキ、Ａｕメッキを行
う（図２（ｂ）の状態）。
【００２５】−切断工程− 本工程は、電解メッキ処理を終えた後、導体パターンＢ
と短絡導体パターン２との短絡状態を切断し、導体パタ
ーンＢをフローティング状態の導体パターンとする工程
である（図２ｃ参照）。すなわち、導体パターンＢは短
絡導体パターン２で短絡された状態にあるので、該短絡
状態を切断するために、レーザー、ウォータージェッ
ト、あるいはサンドブラスト等の精密カッティングで、
オープン状態（離隔状態）とする。
と短絡導体パターン２との短絡状態を切断し、導体パタ
ーンＢをフローティング状態の導体パターンとする工程
である（図２ｃ参照）。すなわち、導体パターンＢは短
絡導体パターン２で短絡された状態にあるので、該短絡
状態を切断するために、レーザー、ウォータージェッ
ト、あるいはサンドブラスト等の精密カッティングで、
オープン状態（離隔状態）とする。
【００２６】そして、このようにして作製した半導体素
子収納用セラミックパッケージは、その凹所５，５に、
半導体素子４，４を搭載し、かつ半導体素子４，４間を
ボンディング用ワイヤ１０により、フローティング状態
の導体パターンＢを介して接続することができる（図１
参照）。
子収納用セラミックパッケージは、その凹所５，５に、
半導体素子４，４を搭載し、かつ半導体素子４，４間を
ボンディング用ワイヤ１０により、フローティング状態
の導体パターンＢを介して接続することができる（図１
参照）。
【００２７】次に、本実施例の作用・効果を確認するた
めに、本実施例の製造方法による場合と、前述した従来
例方法による場合について、図２（ｂ）のパターンを用
いて、その作業性、量産性、品質についての比較を行っ
た処、本実施例方法の場合は、従来例に比べて、Ｎｉ、
Ａｕメッキ液の汚れが少なく液を交換する必要が少なか
った。又、従来例方法は、電解メッキ処理後の短縮パタ
ーンを除去する際、短縮パターンが完全に除去できず、
ショート不良のおそれとなるものが出た。これは、両方
法とも、電解メッキ処理するに際し、フローティング状
態の導体パターンを形成する導体パターンＢを一旦短絡
して電解メッキを施す点では、共通する思想を有する
が、本実施例方法の場合、電解メッキ後に、導体パター
ンＢと短絡導体パターンとの短絡状態を切断すること
で、フローティング状態の導体パターンを形成するのに
対して、従来例方法が、該電解メッキ用短絡導体パター
ンを取り除くようにしていることに起因すると考えられ
る。
めに、本実施例の製造方法による場合と、前述した従来
例方法による場合について、図２（ｂ）のパターンを用
いて、その作業性、量産性、品質についての比較を行っ
た処、本実施例方法の場合は、従来例に比べて、Ｎｉ、
Ａｕメッキ液の汚れが少なく液を交換する必要が少なか
った。又、従来例方法は、電解メッキ処理後の短縮パタ
ーンを除去する際、短縮パターンが完全に除去できず、
ショート不良のおそれとなるものが出た。これは、両方
法とも、電解メッキ処理するに際し、フローティング状
態の導体パターンを形成する導体パターンＢを一旦短絡
して電解メッキを施す点では、共通する思想を有する
が、本実施例方法の場合、電解メッキ後に、導体パター
ンＢと短絡導体パターンとの短絡状態を切断すること
で、フローティング状態の導体パターンを形成するのに
対して、従来例方法が、該電解メッキ用短絡導体パター
ンを取り除くようにしていることに起因すると考えられ
る。
【００２８】−実施例２− 本実施例は、前述した実施例１において、短絡導体パタ
ーン２を、図５（ａ）に示すように、グリーンシート３
ｄにスルーホール１４を設け、他の層（図面では、グリ
ーンシート３ｄ）を介してグランド用外部端子１３に接
続、あるいは、図５（ｂ）に示すように、スルーホール
１５を介して下層（グリーンシート３ａ）のグランド電
位層１６に接続し、短絡導体パターン２をグランド電位
にした構成としている。そして、本実施例の場合、短絡
導体パターン２が、グランド用外部端子１３あるいはグ
ランド電位層１６に接続されるので、該短縮導体パター
ン２とフローティング状態の導体パターンＢの容量的、
誘導的な結合が、他のフローティング状態の導体パター
ンＢに与える電気的な悪影響を回避できる。例えば、Ｉ
Ｃチップの駆動により、フローティング状態の導体パタ
ーンＢ1 の電位の変化が起こっても、短絡導体パターン
２に電位変動が無い為、他のフローティング状態の導体
パターンＢ2 ，Ｂ3 ，・・の電位変動や雑音発生、ＩＣ
の誤動作発生の原因を解消できる。
ーン２を、図５（ａ）に示すように、グリーンシート３
ｄにスルーホール１４を設け、他の層（図面では、グリ
ーンシート３ｄ）を介してグランド用外部端子１３に接
続、あるいは、図５（ｂ）に示すように、スルーホール
１５を介して下層（グリーンシート３ａ）のグランド電
位層１６に接続し、短絡導体パターン２をグランド電位
にした構成としている。そして、本実施例の場合、短絡
導体パターン２が、グランド用外部端子１３あるいはグ
ランド電位層１６に接続されるので、該短縮導体パター
ン２とフローティング状態の導体パターンＢの容量的、
誘導的な結合が、他のフローティング状態の導体パター
ンＢに与える電気的な悪影響を回避できる。例えば、Ｉ
Ｃチップの駆動により、フローティング状態の導体パタ
ーンＢ1 の電位の変化が起こっても、短絡導体パターン
２に電位変動が無い為、他のフローティング状態の導体
パターンＢ2 ，Ｂ3 ，・・の電位変動や雑音発生、ＩＣ
の誤動作発生の原因を解消できる。
【００２９】次に、本実施例の作用・効果を確認するた
めに、本実施例手法を講じた半導体素子収納用パッケー
ジ（以下、本実施例製品という）と、短絡導体パターン
をグランド電位に接続していない半導体セラミックパッ
ケージ（この場合は短絡導体ターンをＮ／Ｃ端子に接続
した場合について計算した。以下、従来例製品という）
について、例えば、４番ピンと５番ピンの間の誘導結合
を計算したところ、本実施例は１／５程度の値に低減で
き、誘導結合の低減によるクロストークの低減が確かめ
られた。この結果より、本実施例製品の場合、ＩＣチッ
プの駆動による短絡導体パターンの電位変動がないの
で、雑音発生、ＩＣの誤動作発生のおそれを回避できる
ことが確認できた。
めに、本実施例手法を講じた半導体素子収納用パッケー
ジ（以下、本実施例製品という）と、短絡導体パターン
をグランド電位に接続していない半導体セラミックパッ
ケージ（この場合は短絡導体ターンをＮ／Ｃ端子に接続
した場合について計算した。以下、従来例製品という）
について、例えば、４番ピンと５番ピンの間の誘導結合
を計算したところ、本実施例は１／５程度の値に低減で
き、誘導結合の低減によるクロストークの低減が確かめ
られた。この結果より、本実施例製品の場合、ＩＣチッ
プの駆動による短絡導体パターンの電位変動がないの
で、雑音発生、ＩＣの誤動作発生のおそれを回避できる
ことが確認できた。
【００３０】−実施例３− 本実施例は、前述した実施例１、２において、短絡導体
パターン２と導体パターンＢの上面の一部に、図６に示
すように、絶縁層２０を設けた構成よりなる。すなわ
ち、実施例１において、導体パターン印刷工程の後に短
絡導体パターン２と導体パターンＢとの短絡部分に絶縁
層２０を形成する工程を設け、該短絡部分を絶縁層２０
で覆った状態で、該電解メッキ処理工程で、導体パター
ンＢ、導体パターンＡの露出部分を電解メッキした後、
次の切断工程で、該短絡部分を、絶縁層２０の上から、
レーザー等により切断した構成とし、絶縁層２０によっ
て、導体パターンＢから切断された短絡導体パターン２
がパッケージの表面に露出しない構成よりなる。なお、
短絡導体パターン全面を絶縁層２０でおおえば十分で、
導体パターンＢの一部まで覆わなくても良い。
パターン２と導体パターンＢの上面の一部に、図６に示
すように、絶縁層２０を設けた構成よりなる。すなわ
ち、実施例１において、導体パターン印刷工程の後に短
絡導体パターン２と導体パターンＢとの短絡部分に絶縁
層２０を形成する工程を設け、該短絡部分を絶縁層２０
で覆った状態で、該電解メッキ処理工程で、導体パター
ンＢ、導体パターンＡの露出部分を電解メッキした後、
次の切断工程で、該短絡部分を、絶縁層２０の上から、
レーザー等により切断した構成とし、絶縁層２０によっ
て、導体パターンＢから切断された短絡導体パターン２
がパッケージの表面に露出しない構成よりなる。なお、
短絡導体パターン全面を絶縁層２０でおおえば十分で、
導体パターンＢの一部まで覆わなくても良い。
【００３１】従って、本実施例は、絶縁層２０を設ける
ことにより、搭載する半導体素子４，４と導体パターン
Ｂをワイヤボンディングする際に、ボンディング用ワイ
ヤ１０が垂れて短絡導体パターン２とショートする危険
性を防止することができる。ここで、絶縁層２０は、グ
リーンシート３と同じ材質のものをペースト状にして、
印刷により形成している。
ことにより、搭載する半導体素子４，４と導体パターン
Ｂをワイヤボンディングする際に、ボンディング用ワイ
ヤ１０が垂れて短絡導体パターン２とショートする危険
性を防止することができる。ここで、絶縁層２０は、グ
リーンシート３と同じ材質のものをペースト状にして、
印刷により形成している。
【００３２】
【発明の効果】以上の説明より明らかなように、本発明
の半導体素子収納用セラミックパッケージとその製造方
法によれば、導体パターンＢを短絡する短絡導体パター
ンを有し、該導体パターンＢは、電解メッキ処理された
後に、該短絡導体パターンとの短絡状態が切断され、フ
ローティング状態とされるので、電解メッキ処理された
フローティング状態の導体パターンを有するパッケージ
を、フローティング状態の導体パターンを有しないパッ
ケージと同様に得ることができるという効果を有する。
の半導体素子収納用セラミックパッケージとその製造方
法によれば、導体パターンＢを短絡する短絡導体パター
ンを有し、該導体パターンＢは、電解メッキ処理された
後に、該短絡導体パターンとの短絡状態が切断され、フ
ローティング状態とされるので、電解メッキ処理された
フローティング状態の導体パターンを有するパッケージ
を、フローティング状態の導体パターンを有しないパッ
ケージと同様に得ることができるという効果を有する。
【００３３】また、短絡導体パターンをグランド電位に
した構成にあっては、該短絡導体パターンとフローティ
ング状態の導体パターンの容量的、誘導的な結合が他の
フローティング状態の導体パターンに与える電気的な悪
影響を回避できるという効果を有する。ところで、該短
絡導体パターンは、通常、任意の外部端子に接続され
る。例えば、短絡導体パターンが、他のどこにも接続さ
れないノンコネクト端子に接続された状態の場合、搭載
したＩＣチップの駆動により、該フローティング状態の
特定の導体パターンの電位変動が起こると、短絡導体パ
ターンの電位変動が引き起こされる。そして、それが、
他のフローティング状態の導体パターンの電位変動を発
生させ、特に、近年のように、導体パターン間が細密化
されてくると、これらがＩＣチップの誤動作などの原因
となる。しかし、短絡導体パターンをグランド電位とす
ることで、上記の不安定な動作を回避できる。
した構成にあっては、該短絡導体パターンとフローティ
ング状態の導体パターンの容量的、誘導的な結合が他の
フローティング状態の導体パターンに与える電気的な悪
影響を回避できるという効果を有する。ところで、該短
絡導体パターンは、通常、任意の外部端子に接続され
る。例えば、短絡導体パターンが、他のどこにも接続さ
れないノンコネクト端子に接続された状態の場合、搭載
したＩＣチップの駆動により、該フローティング状態の
特定の導体パターンの電位変動が起こると、短絡導体パ
ターンの電位変動が引き起こされる。そして、それが、
他のフローティング状態の導体パターンの電位変動を発
生させ、特に、近年のように、導体パターン間が細密化
されてくると、これらがＩＣチップの誤動作などの原因
となる。しかし、短絡導体パターンをグランド電位とす
ることで、上記の不安定な動作を回避できる。
【００３４】更に、少なくとも短絡導体パターンの上面
を絶縁層で覆った構成にあっては、半導体素子と導体パ
ターンＢをワイヤボンディングする際に、ボンディング
用ワイヤが垂れて短絡導体パターンとショートする危険
性を防止できるという効果を有する。
を絶縁層で覆った構成にあっては、半導体素子と導体パ
ターンＢをワイヤボンディングする際に、ボンディング
用ワイヤが垂れて短絡導体パターンとショートする危険
性を防止できるという効果を有する。
【図１】 本発明の第１実施例にＩＣチップをマウント
した状態を示す平面図である。
した状態を示す平面図である。
【図２】 第１実施例の製造方法を説明するための工程
図である。
図である。
【図３】 図２（ａ）〜図２（ｃ）に対応する断面図で
ある。
ある。
【図４】 斜視図である。
【図５】 本発明の第２実施例を示し、図５（ａ）は短
絡導体パターンをグランド用外部端子に接続した状態の
分解図、図５（ｂ）は短絡導体パターンをグランド電位
層に接続した状態の分解図である。
絡導体パターンをグランド用外部端子に接続した状態の
分解図、図５（ｂ）は短絡導体パターンをグランド電位
層に接続した状態の分解図である。
【図６】 本発明の第３実施例を示し、図６（ａ）は短
絡導体パターンと導体パターンとの短絡時の斜視図と概
略断面図、図６（ｂ）は短絡部分を切断した後の斜視図
と概略断面図である。
絡導体パターンと導体パターンとの短絡時の斜視図と概
略断面図、図６（ｂ）は短絡部分を切断した後の斜視図
と概略断面図である。
Ａ・・・外部端子に接続される導体パターン（パターン
群）、Ａ1 ，Ａ2 ，Ａ3 ，・・・外部端子に接続される
各導体パターン、Ｂ・・・外部端子に接続されないフロ
ーティング状態の導体パターン（パターン群）、Ｂ1 ，
Ｂ2 ，Ｂ3 ，・・・外部端子に接続されないフローティ
ング状態の各導体パターン、１・・・外部端子、２・・
・短絡導体パターン、３ａ，３ｂ，３ｃ，３ｄ・・・グ
リーンシート、４・・・半導体素子、５・・・凹所、６
・・・境界凸面、７・・・スルーホール、８・・・外部
端子用のパッド、１０・・・ボンディング用ワイヤ、１
３・・・グランド用外部端子、１４・・・スルーホー
ル、１５・・・スルーホール、１６・・・グランド電位
層、２０・・・絶縁層
群）、Ａ1 ，Ａ2 ，Ａ3 ，・・・外部端子に接続される
各導体パターン、Ｂ・・・外部端子に接続されないフロ
ーティング状態の導体パターン（パターン群）、Ｂ1 ，
Ｂ2 ，Ｂ3 ，・・・外部端子に接続されないフローティ
ング状態の各導体パターン、１・・・外部端子、２・・
・短絡導体パターン、３ａ，３ｂ，３ｃ，３ｄ・・・グ
リーンシート、４・・・半導体素子、５・・・凹所、６
・・・境界凸面、７・・・スルーホール、８・・・外部
端子用のパッド、１０・・・ボンディング用ワイヤ、１
３・・・グランド用外部端子、１４・・・スルーホー
ル、１５・・・スルーホール、１６・・・グランド電位
層、２０・・・絶縁層
Claims (6)
- 【請求項１】 パッケージの表面に、 外部端子と； 該外部端子に接続される導体パターンＡ
と； 該外部端子に接続されない導体パターンＢと；
該導体パターンＢを短絡する一端が外部端子に接続され
た短絡導体パターンを有し、 該導体パターンＢは、電解メッキ処理された後に、該短
絡導体パターンとの短絡状態が切断され、フローティン
グ状態とされていることを特徴とする半導体素子収納用
セラミックパッケージ。 - 【請求項２】 短絡導体パターンがグランド用外部端子
又はグランド電位層を介してグランド用外部端子に接続
されている請求項１に記載の半導体素子収納用セラミッ
クパッケージ。 - 【請求項３】 少なくとも短絡導体パターンの上面が、
絶縁層で覆われている請求項１又は請求項２に記載の半
導体素子収納用セラミックパッケージ。 - 【請求項４】 パッケージの表面に、 外部端子と； 該外部端子に接続される導体パターンＡ
と； 該外部端子に接続されない導体パターンＢ；を有
する半導体素子収納用セラミックパッケージの製造方法
であって、 該導体パターンＢを一端が外部端子に接続された短絡導
体パターンで短絡する工程と、 前記外部端子と導体パターンＡおよび導体パターンＢを
電解メッキ処理する工程と、 前記電解メッキ処理した後、該導体パターンＢと前記短
絡導体パターンとの短絡状態を切断し、該導体パターン
Ｂをフローティング状態とする工程、 を有することを特徴とする半導体素子収納用セラミック
パッケージの製造方法。 - 【請求項５】 短絡導体パターンがグランド用外部端
子、又はグランド電位層を介してグランド用外部端子に
接続されている請求項４に記載の半導体素子収納用セラ
ミックパッケージの製造方法。 - 【請求項６】 少なくとも短絡導体パターンの上面が、
絶縁層で覆われている請求項４又は請求項５に記載の半
導体素子収納用セラミックパッケージの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5254835A JP3008146B2 (ja) | 1992-10-26 | 1993-09-16 | 半導体素子収納用セラミックパッケージとその製造方法 |
| US08/486,618 US5607569A (en) | 1992-10-26 | 1995-06-07 | Method of fabricating ceramic package body for holding semiconductor devices |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31141192 | 1992-10-26 | ||
| JP4-311411 | 1992-10-26 | ||
| JP5254835A JP3008146B2 (ja) | 1992-10-26 | 1993-09-16 | 半導体素子収納用セラミックパッケージとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06196588A true JPH06196588A (ja) | 1994-07-15 |
| JP3008146B2 JP3008146B2 (ja) | 2000-02-14 |
Family
ID=26541870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5254835A Expired - Lifetime JP3008146B2 (ja) | 1992-10-26 | 1993-09-16 | 半導体素子収納用セラミックパッケージとその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5607569A (ja) |
| JP (1) | JP3008146B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017022217A (ja) * | 2015-07-09 | 2017-01-26 | Ｎｇｋエレクトロデバイス株式会社 | セラミックス配線基板及び電子部品収納用パッケージ |
| WO2022114078A1 (ja) * | 2020-11-27 | 2022-06-02 | 京セラ株式会社 | 配線基板及びプローブカード |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5334607B2 (ja) * | 2008-12-25 | 2013-11-06 | 京セラ株式会社 | 配線基板及び配線基板の製造方法並びにプローブカード |
| JP7244294B2 (ja) * | 2019-02-19 | 2023-03-22 | 日本特殊陶業株式会社 | セラミックパッケージおよびその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3926746A (en) * | 1973-10-04 | 1975-12-16 | Minnesota Mining & Mfg | Electrical interconnection for metallized ceramic arrays |
| JPS628547A (ja) * | 1985-07-04 | 1987-01-16 | Katsusato Fujiyoshi | セラミツクスレイヤ−パツケ−ジ用端子の製造方法 |
| JPH0479257A (ja) * | 1990-07-20 | 1992-03-12 | Shinko Electric Ind Co Ltd | セラミックパッケージの製造方法 |
| JPH05136212A (ja) * | 1991-11-15 | 1993-06-01 | Hitachi Cable Ltd | Ｔａｂ用テープキヤリアの製造方法 |
-
1993
- 1993-09-16 JP JP5254835A patent/JP3008146B2/ja not_active Expired - Lifetime
-
1995
- 1995-06-07 US US08/486,618 patent/US5607569A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017022217A (ja) * | 2015-07-09 | 2017-01-26 | Ｎｇｋエレクトロデバイス株式会社 | セラミックス配線基板及び電子部品収納用パッケージ |
| WO2022114078A1 (ja) * | 2020-11-27 | 2022-06-02 | 京セラ株式会社 | 配線基板及びプローブカード |
Also Published As
| Publication number | Publication date |
|---|---|
| US5607569A (en) | 1997-03-04 |
| JP3008146B2 (ja) | 2000-02-14 |
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