JPH0618340B2

JPH0618340B2 - チャンネルの有効利用を実現したメッセ−ジ受信が可能な無線選択呼出受信機

Info

Publication number: JPH0618340B2
Application number: JP59212598A
Authority: JP
Inventors: 泰啓森; 孝司大八木
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1984-10-12
Filing date: 1984-10-12
Publication date: 1994-03-09
Anticipated expiration: 2009-03-09
Also published as: JPS6192049A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はメッセージ受信が可能な無線選択呼出受信機に
関する。

〔従来の技術〕

近年集積技術の発展に伴い，無線選択呼出受信機におい
ても従来の呼出だけのものから数字・文字および記号な
どで構成される一連のメッセージまでも受信出来るもの
へと機能の向上は目覚しい。

〔発明が解決しようとする問題点〕

ところで，ページングサービスの特長はその片方向通信
であることを生かしてチャンネルの有効利用を実現した
無線サービスにあるが，近年のメッセージ付加サービス
はその大きな特長を失わしめる傾向にある。

本発明の目的は，前述の問題点を解決し，チャンネルの
有効利用を実現したメッセージ受信が可能な無線選択呼
出受信機を提供することである。

〔問題点を解決するための手段及び作用〕

本発明では，少なくともフレーム同期信号・選択呼出信
号・指定信号およびメッセージ信号から構成される呼出
信号を用いる。送信局では，送出メッセージ長が最も短
くなるように，メッセージに適したコード形式（符号
則）でメッセージを構成し（例えば，数字情報ならばBC
Dコード，アルファベットから成る情報ならばアスキー
・コード等），メッセージに用いたコードに対応する指
定信号をメッセージ信号と共に送出する。

本発明による無線選択呼出受信機では，前記指定信号の
受信に応答して，メッセージを復号することにより，チ
ャンネルの有効利用が図られる。

〔実施例〕

以下図を用いて本発明を詳細に説明する。

第１図及び第３図は本発明に供される受信機のブロック
図である。この受信機の動作の概要を第１図，第４図お
よび第５図を用いて説明する。

すなわち，スイッチング回路１で第５図Ａ(I)の(j)に示
す電圧波形を無線部２０，波形整形回路３０に間欠的に
印加して電源の効率的運用を図っている状態（この動作
を一般にバッテリー・セービングといい，以後「BS」と
呼ぶ）で電圧が印加されているとき，所望の無線周波が
到来すると，アンテナ１０，無線部２０，波形整形回路
３０を介して第５図Ａ(I)の(a)に示されるような受信信
号が検出される。ここで，実信機の個別選択呼出番号
（以後「ID」と呼ぶ）“Ａ１”の受信機ならば，BS解除
のためのプリアンブル信号（以後「Ｐ」と呼ぶ）がデコ
ーダ４０で検出される（DT1）と，BSが解除され，電圧
が無線部に連続的に印加されることになる(j)。こうし
て引き続くフレーム同期信号（以後「SC」と呼ぶ）が検
出される（DT2）と，自機のIDが書き込まれているプロ
グラマブル・リード・オンリー・メモリー〔P-ROM〕５
０の内容と受信信号が比較照合され，一致が確認される
（DT3）と，メッセージデータ（以後「MD」と呼ぶ）処
理部６０でID信号に引き続くメッセージ信号の処理を行
なう。そして信号(d)でバッファ７０を介して伝達手段
（例えばアラームホーン）を駆動させたり，信号(c)で
受信したメッセージデータの内容を液晶表示装置〔LC
D〕９０上に表示したり，或は信号(g)で端子５に出力し
たりする。ここで，高速の処理能力を要する中央処理装
置〔CPU〕およびダイナミックドライブ方式のLCD駆動に
は，通常２Ｖ以上の電圧を必要とするので，電池６の電
圧を昇圧する昇圧回路７が用いられている。

さて，前述の受信信号(a)の各構成要素Ｐ，SC，IDおよ
びMDの詳細が第４図に示される。

プリアンブル信号Ｐは同図〔Ｉ〕に示すように，論理
“１”と“０”の繰返しパターンであり，フレーム同期
信号SCは同図〔II〕に示される特定のパターンであり，
個別選択呼出番号IDは同図〔III〕に示される構成パタ
ーンでMSB（識別ビット）が論理“０”の符号間距離５
を有するBCH（３１，２１）符号であり，そしてメッセ
ージデータMDは同図〔III〕に示される構成パターン
で、MSB（識別ビット）が論理“１”で与えられ，第５
図Ａ(I)，Ａ(II)に示されるように，第１の制御信号
“Ｔ”，第２の制御信号“Ｉ”および情報メッセージＭ
に分割されている。すなわち，第４図の〔IV〕に示され
る第１の制御信号は， (i) 自機宛のメッセージが有るときは“１”で，無い
ときは“０”で示すメッセージ情報としてのコードZ0
と， (ii) 後続するメッセージの形式（符号則）を指定する
情報（例えばメッセージがBCDコードで構成される数字
情報ならば“００１”，ASCIIコード対応メッセージな
らば“０１０”，JISコード対応ならば“１００”，ま
たファクシミリ情報ならば“１１１”など）としてのコ
ードZ1と， (iii) 第５図Ａ(I)に示すように，第１の制御信号から
次のSC，Ｔ，又はＩまでの時間を指定する継続時間情報
としての，３１ビットを１ワードとするときのワード数
を表すBCDコードZ2〜Z5とから成っている又第４図の〔Ｖ〕に示される第２の制御信号は，受信さ
れたメッセージの処理を指定するための信号“MCS”
と，時刻或は月日情報を表わす信号“TS”で構成され
る。

ここで，MCSパターンに対応するメッセージ処理を規定
した表１の意味は次のとおりである。先ず項目１は受信
メッセージに何の処理もしないことを意味する。項目
２，３は受信メッセージに該当するIDを自機のIDとして
設定したり，或は逆に自機に登録されているIDを変更す
ることを示す。項目４は受信メッセージに該当する時刻
に内蔵時計を設定し呼出警報を鳴らす。項目５はメッセ
ージメモリーエリアの領域を受信メッセージに該当する
IDおよびバイト情報に応じて，前記IDのメモリーエリア
を確保する。項目６は，BS開始からSC検出迄の時間をメ
ッセージ信号として受信機が受信し，前記時間以内にSC
が検出できないとき，何等かの手段（例えばアラームホ
ーンを通常の呼出鳴音と異なる音で鳴音させる）によっ
て警告する。項目７，９は予め定めた形式に従って受信
メッセージの内容を配列して（表５，表６参照）出力す
る。項目８は第４図〔Ｖ〕のTSを月・日情報として処理
する。尚TSは通常，時刻情報を表わし，各々の場合の符
号構成は表２で示される。次に第４図〔VI〕のパターン
は，第５図のＡ(II)の信号(a)における信号Ｅに該当し
終了信号として使用される。

さて，第１図，第３図におけるデコーダ４０は，SC検出
回路として第６図に示すように，クロックでシリーズに
シフトレジスタ５００内に受信信号を取り込むことによ
って，読み込んだ３１ビットについて予め定められた所
望のパターンがどうかを判定する。即ち所望のパターン
ならばアンドゲート５４０から一致信号が出力される。
またID検出回路として第７図に示されるように，受信信
号(a)と予め自機の呼出番号が書き込まれているP-ROM５
０からの信号(e)とがEXNOR（エクスクルージブ・ノア）
６１０に入力され，１ビット毎に照合され，その一致出
力がカウンタ６００に入力される。その結果，一致入力
の数が予め設定された値に達したとき出力される検出パ
ルスにより自機が呼出されたことになる。

次いバッファ７０は例えば第８図のようにトランジスタ
を用いた回路構成で与えられる。第２図におけるメッセ
ージ処理部６０は，１チップCPU（メッセージデコー
ダ）１００，ランダム・アクセス・メモリー〔RAM〕３
００，およびLCDドライバー２００から構成される。RAM
３００は，ダイオード６１と大容量コンデンサ６３とか
ら構成されるバロクアップ回路により，電池を交換する
ときもデータ保護が可能である。

そして第１図，第３図におけるメッセージ処理部６０内
の１チップCPU１００の構成が夫々第９図，第１１図で
示される。また，第３図におけるデコーダ８は第１０図
に示す１チップCPUで与えられ，各ブロックの機能は次
のとおりである。

１０２〜１０６，１１９〜１２１は入力ポート，１０
１，１１０〜１１８，１２２は出力ポート，１０７は割
り込みポート，１０８はシリアルインターフェース，１
２０はデータバス，１３０は番地の内容を示すプログラ
ムカウンタ，１４０は実行すべき命令のシーケンスがス
トアされ，プログラムカウンタ１３０で指定された番地
の内容を読み出すプログラムメモリー，１６０は，プロ
グラムメモリー１４０からの情報をデコードし，各部へ
その命令に対応する制御信号を供給するインストラクシ
ョンデコーダ，１５０は，算術演算，論理演算など各種
の演算を行なうALU（Arithmetic and Logic Unit），１
８０は各種データの記憶，サブルーチン，割り込みにお
けるプログラムカウントおよびプログラムステータスの
退避に用いられるRAM，ALU１５０の演算結果をストアし
たり，RAM１８０各ポート間のデータの送受に用いられ
るACC（Accumlator），そして１９０は，実行命令サイ
クル時間を決定するシステムロック発生回路である。

次にLCDドライバ２００は第１２図のブロック構成で与
えられ，２９５は１チップCPU１００との間のデータを
シリアルに接続するシリアルインターフェース，２７０
はシリアルインターフェース２９５を介して入力された
命令を取り込んでデコードし，命令の内容に対応して各
部を制御するコマンドデコーダ，２９０は入力されたデ
ータに対応して５×７のドットマトリックスによるパタ
ーンを発生するキャラクタ発生回路，２８０はシリアル
インターフェース２９５からのデータの書き込み，また
はシリアルインターフェース２９５へのデータの読み出
しアドレスを指定するデータポインタ，２５０はキャラ
クタ発生回路２９０の出力或はシリアルインターフェー
ス２９５からの表示データを記憶するデータメモリ，２
２０はLCDの行制御を行なう行ドライバ，２１０はLCDの
列制御を行なう列ドライバ，２３０はLCDへの電圧制御
を行なうLCD電圧コントローラ，２４０はLCDの駆動タイ
ミングを制御するLCDタイミングコントローラ，そして
２６０はシステムクロックコントローラである。

更にRAM３００は第１３図のブロック構成で与えられ，
３１０は１チップCPU１００との間のデータをシリアル
に受け渡しするシリアルインターフェース，３２０はア
ドレスカウンタ，３３０はアドレスカウンタ３２０のデ
ータを解析してメモリーアレイ３４０の番地を指定し，
メモリー内にデータを書き込んだり或は読み出すための
Ｙ−Ｙデコーダ，３４０はメモリーアレイ，そして３５
０は制御回路である。

第１４図はスイッチング回路１の構成例である。第１５
図は外部端子５への出力信号(g)のデータ構成で，１文
字当り１１ビットである。第１６図は，レベルシフト３
の回路例である。第１７図はデータ入力部のキー配列の
一例である。

以下各場合における受信機の動作を説明する。

ａ）電源投入後所望の信号が受信されたとき第５図Ａ(I)に示すようにBS状態にある受信機のうち，I
DがＡ１に該当するものはＰの受信に続いてSCを検出す
ると，引き続く信号Ｔ１を復号する。このとき，メッセ
ージデータＭ１が後続するのでＺ０は論理“１”，そし
て，Ｚ２〜Ｚ５のBCDコードで表わされる期間（少なく
とも次のSC迄通常は更にＡ２，Ｔ２迄）BSが解除（OF
F）される。さらにＩ１を復号するとき“MCS”パターン
として“1000111”を受信すると，Ｍ１のメッセージデ
ータをＺ１に対応するコードでデコードし，RAM３００
に格納すると共にLCDドライバー２００を介してLCD９０
に表示し，かつデコーダ４０，バッファ７０を介して伝
達手段８０を駆動させ，機器所持者に呼出されたことを
知らせる。またＩ１の“TS”パターンの月・日情報で内
蔵カレンダーを校正する。

そして次のSC，ID，T2，I2の検出・復号を行なう。この
ときSCは検出されるが，ID信号はＡ２なので検出されな
いから検出パルスDT3は出ない。従ってＴ２のＺ２〜Ｚ
５およびＩ２の“MCS”，“TS”パターンだけを見て，
Ｉ２の信号検出後Ｚ２〜Ｚ５で示される期間，BSをON
（通常次のSCの前まで）すると共に，“MCS”が1000111
以外のとき“TS”パターンに該当する時刻に内蔵時計を
校正し，前記受信記憶されているメッセージに受信時刻
を付加する。

こうして，次のSCの時間になると再びBSはOFFとなる。
この期間はIDもＡ３で異なりかつ一度内蔵時計の校正済
なのでＴ３までの期間とする。以後このような動作を繰
り返し，データの終りであることを示す終了信号Ｅを検
出すると，通常のBS動作に復帰する。

またIDがＡ３に該当する受信機では，Ｐの受信に引き続
いてSCを検出するが，IDがＡ１のところでは一致しない
ので，Ｔ１のＺ２〜Ｚ５およびＩ１の“TS”パターンだ
けを見る。そしてＩ１の信号検出後Ｚ２〜Ｚ５で示され
る期間BSをONさせると共に，“TS”パターンに該当する
月・日に内蔵カレンダーを校正する。こうして次のSCの
時間になると再びBSがＩ２迄の期間OFFとなり，SCは検
出されるがIDは検出されないので，Ｔ２のＺ２〜Ｚ５お
よびＩ２の“MCS”，“TS”パターンだけを見る。そし
てＩ２の検出後Ｚ２〜Ｚ５の期間BSをONさせると共に，
“MCS”が1000111以外のとき“TS”パターンに該当する
時刻に内蔵時計を校正する。勿論“MCS”パターンが100
0111のときは“TS”パターンに該当する月・日情報で内
蔵カレンダーを校正する。こうして，次のSCの時間にな
ると再びBSがOFFとなり，SC検出動作となる。そして，S
C，IDが検出されると，Ｔ３におけるＺ２〜Ｚ５の期間B
S OFF状態が継続すると共に，“MCS”パターンが100001
1ならばＺ１に対応するコードでデコードされたＭ３に
対応する時刻が記憶される。内蔵時計が前記所定の時刻
になるとデコーダ４０，バッファ７０を介して伝達手段
８０を駆動すると共に，LCD９０上に設定警報である旨
を表示（第１８図はその例である）する。また，Ｉ３の
“TS”Ｔに対応する時刻情報で再び内蔵時計を校正す
る。以降IDとしてＡ３に該当するものがなく終了信号Ｅ
を受信すると通常のBS動作へ復帰する。

ところで本実施例では，終了信号Ｅを受信しない限り，
SCの受信・未受信に拘らず信号Ｔを見に行くと共に，も
しこの信号が正しく受信出来ない場合は予め定められた
一定期間（本実施例では約１分）強制的にBSをOFFと
し，SC信号の受信に移行し，検出出来なければ通常のBS
動作に復帰させ，更にSCが連続２回以上検出されなけれ
ば電界不良と判断して，通常のBS動作へ復帰させること
で電池の有効利用を計ると共に受信の信頼性を高めてい
る。

ｂ）所望の信号が到来の電源投入の場合第５図ＢにおいてIDがANと受信機は電源ONで予め定めら
れた一定期間（本実施例では約１分間）連続的にBS OFF
とし，所望のSC信号の検出を行なう。こうしてSC信号が
検出されると，IDの検出を行なうが受信されないので，
Ｉ２の検出後“MCS”パターンに応じて，内蔵のカレン
ダー或は時計を“TS”情報で校正すると共に，Ｔ２のＺ
２〜Ｚ５の期間BSをONとする。

そして，次のSCのとき再びBS OFFとなる動作を繰り返
す。こうして，ANに該当するIDが受信されると，TNのＺ
２〜Ｚ５の期間BSがOFFとなり，INの“MCS”パターが10
00101ならばTNのＺ１に対応するコードでメッセージデ
ータMNがデコードされ記憶される。この結果，もしBS動
作に復帰して前記受信データに対応する時間の経過が内
蔵時計で確認されるまでにSCが検出されないとき，良好
なサービスエリアにいない旨を知らせるため警告警報を
発して注意を換起し（検出されるとタイマーは停止し，
BSへの復帰で再スタートとなる。），予め定められた一
定期間（本実施例では約１分間）強制的にBS OFFとし
て，SC検出を行ない，前記一定期間にSCが検出されない
とBS動作に復帰する動作を繰り返すことになる。

ｃ）定形情報の手動入力による登録・読み出しデータ入力部２のモードSWのうち所望のキーを選択する
（但し，“CAL”或は“TIME”キーを選択するとLCD９０
はCPUと連動して計算機機能或は時計機能として動作す
る）。ここでもし，“TEL”キーを押すと，第９図の割
込みポート107のＫ端子から割込みが掛かると共に，入
力ポート１０２から“TEL”キーに該当するパターンが
入力される。この結果CPUは装置が“TEL”モードに設定
されたことを認識し，以降入力ポート１０３からデー
タ，例えば“DATAIN”，“AOKI”，“DATAIN”，“NE
C”，“DATAIN”，“03-262-5174”，“DATAIN”，“KU
DO”，“DATAIN”，“SONY”，…が入力される。

このようにキー入力された結果を確認すると，予め定め
られた形式に従って読み出され（表５参照），先ず“DA
TAOUT”キーを押すと“AOKI”がLCD上に表示され，次に
“→”キーを押すと，“NEC”が更に“→′キーを押す
と“03-262-5174”更に“→”キーを押すと“KUDO”，
次に“↓”キーを押すと“ENDO”，“→”キーで“KD
D”，“↑”キーで“SONY”のように確認出来る。

同様に“MEMO”キーを押すと第９図の割込みポート１０
７のＫ端子から割込みが掛かると共に，入力ポート１０
２から“MEMO”キーに該当するパターン“0010011”が
入力される。この結果CPUは装置が“MEMO”モードに設
定されたと判断し，以後入力ポート１０３から入力され
る次のようなデータ〔“DATA IN”，“FEB.10.1984 SCH
EDULE”，“DATA IN”，“９：００”“DATA IN”，“M
EETING（NEW PRODUCT）AT５−１”，“DATA IN”，“１
０：３０”，…〕を読み出すため“DATA OUT”キーを押
すと，表６のようにLCD９０上に“FEB.10.1984 SCHEDUL
E”が表示され，“→”キーを押すとLCDの表示は“９：
００”に変り，更に“→”キーを押すと表示は“MEETIN
G（NEW PRODUCT）AT５−１”に，更に“↓”キーを押す
と“TEL（NTT MR KUDO）”へと変わり，必要な情報ろメ
モ帳変わりして何時でも簡単な操作で確認出来る。

そして，更に，本受信機は内蔵カレンダー及び内蔵時計
を持っているので，“FEB.10”の“９：００”，“１
０：３０”，…の日時には，受信機の伝達装置（例えば
アラーム・ホーン）を駆動させ，注意を換起させると共
にLCD９０上には鳴音時刻に該当する表示を行なう。例
えば１８：００時ならば“GINZA（MORE）”をLCD上に表
示することになる。

ｄ）無線による定形情報の登録第１図，第９図，第１２図，第１３図を用いて受信機の
動作を説明する。

スイッチング回路１でBS動作している受信機の無線部２
０，波形整形回路３０に電圧が印加されているとき，プ
リアンブル信号Ｐを受信すると，引き続く予め定められ
た同期信号SCを検出するのに十分な期間BS OFFとする。
そして，この間にSCを検出するとその検出パルスDT2で
割込みポート１０７を介して１チップCPU１００が起動
されると共にデコーダ４０はIDの検出動作に移行する。
すなわち，SCの検出を起点として，自機のID番号が書き
込まれているP-ROM 50のデータと受信データとを１ビッ
ト毎比較照合し（第７図），その一致が確認されると，
その検出パルスDT3で入力ポート１２１を介して１チッ
プCPU１００に入力されると共に伝送速度に対応するク
ロックCLが入力ポート１０５から供給される。このと
き，DT2による割込み起動から予め定められた一定期間
（DT3が検出される迄の時間）後にDT3が入力されるとID
の検出がなされたと判断し，そうでない場合はID不一致
と判断し後続の信号の受信に備える。その結果１チップ
CPU１００では，前記クロックCLでメッセージ信号Ｄを
入力ポート１０６から読み込み，予め定められたプログ
ラムメモリ１４０の内容をインストラクションデコーダ
160で翻訳し，各命令に対応して処理する。即ち，前記
読み込まれた信号はデータバス１２０，ACC１７０を介
してRAM１８０に書き込まれる。

こうしてBCH（３１，２１）符号を形成する３１ビット
が入力される毎にALU１５０にて演算を行ない，受信信
号の復号を行なう。

１チップCPU１００は、復号された最初のBCH（３１，２
１）符号のうち情報ビット２０ビットを第４図〔IV〕に
従ってデコードすると共に，以降出力ポート１１２を介
して受信機のBS動作を制御する。このとき，２０ビット
の情報ビットが次のようなパターンならば「11010 0000
0000 0010 0000」呼出がメッセージ付であり，そのメ
ッセージデータが７ビット構成であり，以降少なくとも
２０ワード（ここで１ワードは３１ビット）間BSを解除
する必要があることを示す。

そして，次の３１ビットの入力を待って信号Ｉのデコー
ドを行なう。こうして２０ビットの情報エリアを第４図
〔Ｖ〕表１および表２に従って解析する。即ちその情報
ビットが次のようなパターンならば「11000 1100 1010
0010 0000」後続するメッセージデータが電話帳モード
で処理されることを示すと共にデータ送出時間が，AM１
０：２０分であることを示す。

このようにしてデコードされた制御内容に従って，後続
するメッセージの処理を行なうことになる。従って，３
１ビット毎にデコード処理された情報エリア（２０ビットのデータ）は７ビット単位に解
読され順次外部RAM３００に記憶される。即ちチップセ
レクト▲▼を論理“０”レベルとすることにより
RAM３００を動作モードにし，RAM３００の何番地に書き
込むかをシリアルインターフェース１０８を介して，対
応するアドレス情報を信号線SOで転送する。このとき，
１チップCPU１００はシステムクロックをRAM３００に▲
▼で送ると同時にアドレスであることを表わすた
め信号線Ａ／を論理“１”レベルとする。そしてこの
とき第１３図において，RAM３００は入力された各制御
信号（▲▼，Ａ／，Ｒ／）に応じて，信号線SO
から入力された信号をアドレス信号と判断し，アドレス
カウンタ３２０，Ｘ・Ｙデコーダ330を介してメモリー
アレイ３４０の書き込むべき番地が指定される。

次に１チップCPU１００では書き込むべきメッセージデ
ータをシリアルインタフェース１０８の信号線SOで送出
すると共に，送出データがメッセージデータであること
を表わすため信号線Ａ／を論理“０”レベル，また書
き込みを指示するため信号線Ｒ／を論理“０”レベル
とする。

この結果，第１３図のRAM３００は，入力された各制御
信号に対応して，信号線SOを介して入力されたデータを
メッセージデータとしてＸ・Ｙデコーダ３３０を介し
て，メモリーアレイ３４０の先程指定された番地に書き
込む。

以上のような過程で順次メッセージデータが復号されて
いるとき，BCH（３１，２１）単位において，SC或は終
了コード検出か或は２ワード連続して受信不可のとき，
１チップCPU１００はメッセージデータが終了したもの
と判断し，出力ポート１１０から信号線MEを介してデコ
ーダ４０にメッセージが終了したことを知らせると共に
出力ポート１１１を介して信号線ACでデコーダ４０の鳴
音発生回路を駆動する。その結果信号(d)，バッファ７
０を介してアラームホーン８０が鳴音する。ここで，SC
検出の場合は１チップCPU１００は再び前述と同じ動作
を繰り返すが，終了コード受信時或は２ワード連続未受
信の場合受信機はBS動作に復帰する。

以上のように通常のメッセージとして所望の内容に該当
するコードが受信機に入力されることになる。

次にこのようにして受信記憶されたデータを読み出すに
は，読み出しスイッチＳ１を押すことによって，１チッ
プCPU１００は該当するメッセージデータの最初の番地
情報を信号線SOからRAM３００へ供給すると共に，チッ
プイネーブル信号線▲▼を論理“０”レベルと，
チップセレクト信号線▲▼（これはLCDドライバ
２００を選択するための信号線である。）及び信号線Ａ
／を論理“１”レベルとする。次に信号線Ａ／を論
理“０”レベルとすると共に信号線Ｒ／を論理“１”
レベルとする。これにより，前述の最初の番地から順次
対応するデータが１バイト単位にＸ・Ｙデコーダ３３０
を介してメモリーアレイ３４０から読み出され，そのデ
ータがシリアル・インタフェース３１０を介して信号線
SIで１チップCPU１００へ供給される。こうしてRAM３０
０からデータが読み出されて１チップCPU１００へ供給
されると，信号線▲▼及び信号線Ｃ／を論理
“１”レベルとすると共に、LCDドライバ２００を選択
するためにチップセレクト信号線▲▼を論理
“０”レベルにすることによって，信号線ＳＯからキャ
ラクター変換表示と格納アドレス情報をLCDドライバ２
００へ供給する。続いて１チップCPU１００は，信号線
Ｃ／を論理“０”レベルにすることによってRAM３０
０から読み出されたデータを信号線ＳＯによってLCDド
ライバ２００へ供給する。

その結果第１２図のLCDドライバ２００においては，シ
リアルインタフェース回路２９５でシリアルパラレル変
換された情報が，信号線Ｃ／が論理“１”レベルのと
きは，コマンドデコーダ２７０でデコードされ，コマン
ドデコーダ２７０は内部制御信号を発生する。ここで，
コマンドが書き込みコマンド及びキャラクタ変換コマン
ドであれば，書き込みアドレスを設定するためデータポ
インタ２８０がアクセスされ，信号線Ｃ／が論理
“０”レベルになったら，シリアルインタフェース２９
５を介して入力されるデータがキャラクタ発生回路２９
０で５×７のドットマトリックスによるパターンに変換
されて，データメモリ２５０に書き込まれると共に，LC
Dダイミングコントローラ２４０の制御で列ドライバー
２１０及び行ドライバー２２０を介して信号ＣでLCD９
０上に表示される。

ｅ）共通IDと登録・変更第３図，第１０図，第１１図を用いて受信機と動作を説
明する。

第３図は第２図において，デコーダ４０，メッセージ処
理部６０（１チップCPU１００の構成例は第１１図）間
の構成を一部変更したもので，特に共通ID用のRAM兼デ
コーダとしてデコーダ８（本例では１チップCPUを用
い，その構成を第１０図に示す）を設けたものである。

さて，スイッチング回路１でBS動作している受信機の無
線部２０，波形整形回路３０に電圧が印加されていると
き，プリアンブル信号Ｐを受信すると，引き続く，予め
定められた同期信号SCを検出するのに十分な期間BS動作
を停止する。そしてこの間にSCを検出すると，その検出
パルスDT2で割込みポート１０７を介して１チップCPU 1
00およびデコーダ８を起動すると共にデコーダ４０はSC
の検出を起点として自機の個別選択呼出番号が書き込ま
れているＰ−ROM50のデータと受信データとを１ビット
毎比較照合する。

こうして受信データがＰ−ROM50内の自機の個別呼出番
号と一致すれば，第１１図において，その検出信号DT3
が入力ポート１２１から入力される。この結果SC検出パ
ルスDT2で起動されたCPUはIDが検出されるべき時間に入
力ポート１１９ではなく１２１からの入力と判断し，検
出されたIDが個別選択呼出番号であったと認識し，続い
て送られてくるメッセージ信号の受信に備える。

すなわち１チップCPU１００では，クロックCLでIDに引
き続く信号を入力ポート１０６から読み込みデータバス
１２０，アキュームレータACC１７０を介してRAM 180に
書き込む。こうしてBCH（３１，２１）符号を形成する
３１ビットのデータが入力される毎にALU１５０で演算
を行ない受信信号の復号を行なう。復号された３１ビッ
トのうち情報ビット２０ビットを第４図〔IV〕に従って
デコードすると共に以降出力ポート１１２を介して受信
機のBS動作を制御する。そして，このときもし２０ビッ
トの情報ビットが次のようなパターンならば「11010 00
00 0000 0011 0010」，呼出が７ビット単位のコードで
構成されるメッセージ情報を後に持っていることを示す
と共に３２ワード間BS動作を解除する必要があることを
示す。すなわち，１チップCPU１００は３２ワードタイ
マーを設定し起動する。

そして，次の３１ビットの入力を持って信号Ｉのデコー
ドを行なう。こうして得られた２０ビットの情報エリア
を第４図〔Ｖ〕，表１および表２に従って解析する。即
ちその情報ビットが次のようなパターンならば「11000
0011 0010 0011 0110」，後続するメッセージデータに
共通IDとして登録するものがあり，現在の時間がPM２：
３６分であることを意味する。

従って，１チップCPU１００の内蔵時計が校正されると
共に後続するメッセージデータは３１ビット毎にデコー
ドされ，その中の２０ビットを７ビット単位に解読す
る。ここで，受信メッセージの２０ビットの情報エリア
のパターンが下記ならば，表３によって， SONY銘柄，ID「01101…011011」を登録するが１チップC
PU１００はRAM３００の共通IDエリアの空番にSONYのラ
ベルを貼り，前記IDエリアの対応する番号とIDパターン
をデコーダ８へ転送する。

すなわち，チップセレクト▲▼を論理“０”レベ
ルとし，システムクロック▲▼と共にシリアル出
力SOから共通IDエリア番号（例えば0110＝６）とIDパタ
ーン「01101…011011」を出力する。このとき，デコー
ダ８はチップイネーブル▲▼が論理“０”となった
ので，受信の準備をし，後続するシステムクロックと共
に入力されるデータをシリアル入力SIからシリアルイン
タフェース１０８，データバス１２０を介してRAM１８
０内に６個目のIDとして登録する。

また，受信された信号Ｉの情報ビットのパターンが次の
ようなパターンならば「11000 0100 1010 0011 000
0」，後続するメッセージデータに変更される共通IDが
あり，送出時の時刻がAM１１：３０であることを意味す
る。そして，受信メッセージの２０ビットの情報エリア
のパターンが下記ならば，第１１図の１チップCPU１０
０は RAM３００の共通IDエリアのラベルのTDKに該当するエリ
アを捜し，TDKからNECに変更し，チップセレクト▲
▼を論理“０”レベルとし，システムクロック▲
▼と共にシリアル出力SOから共通IDエリア番号とIDパ
ターン「011010…0111」を出力する。この結果デコーダ
８のRAM内の前記ID番号に該当するエリアに入力データ
を書き込む。

こうして，共通IDがデコーダ８に登録されている状態
で，SCの検出が確認されると，第１０図において，デコ
ーダ８に伝送速度に対応するクロックCLが入力ポート１
０５から供給されるので，SCに後続するデータＤを入力
ポート１０６から読み込み，予め定められたプログラム
メモリ１４０の内容をインストラクションデコーダ１６
０で翻訳し，各命令に対応して処理する。

即ち，前述の読み込まれたデータはデータバス１２０を
介してALU１５０で予めRAM１８０内に登録されている共
通ID（複数個あれば複数）と１ビット毎比較照合され
る。

そして，もし共通IDとの一致が確認されるとデータ検出
情報DIを出力ポート１１３からメッセージ処理部６０内
の１チップCPU１００（第１１図）へ伝えると共に，検
出されたIDが共通IDエリアの何番目であるかの情報DEが
出力ポート１１４から１チップCPU１００へ出力され
る。

１チップCPU１００はSCの検出パルスDT2による割込み起
動からID検出に要する一定期間に入力ポート１１９から
の信号により，共通IDが受信されたことを認識し引き続
く共通IDエリア情報を入力ポート１２０から読み込む。

この結果受信されたメッセージデータをRAM３００に記
憶するため，チップセレクト▲▼を論理“０”レ
ベルとし，シリアルインタフェース１０８を介して入力
ポート１２０からのデータに該当するアドレス情報を信
号線SOから転送する。このとき，１チップCPU１００は
システムクロックを▲▼で送ると同時にアドレス
であることを指定するため信号線Ａ／を論理“１”レ
ベルとする。

こうして，RAM３００のアドレス設定が終わると，Ａ／
を論理“０”レベルとして受信されたメッセージデー
タを信号線SOからRAM３００の指定されたアドレス領域
に書き込む。

また，受信されたメッセージデータを外部出力するとき
はチップセレクト▲▼を論理“０”として，１キ
ャラクタの構成を第１５図に示す形式で出力ポート１２
２からレベルシフト回路３へ出力する。

ここで，受信機の外部端子５と接続可能な信号処理ユニ
ットを用いると，無線を経由して受信されたデータに所
望の処理を加えることが可能である。

ここで，受信機はIDとして，個別選択呼出番号と共通ID
を持つのでRAM３００のメッセージ記憶エリアはそれぞ
れ個別に持つことが考えられる。そして，もし，そのエ
リアの配分を変えたいときは，信号ＩのMCSパターンと
メッセージデータを用いて任意に設定することが出来
る。

〔発明の効果〕以上，説明したように本発明では，少なくともフレーム
同期信号・選択呼出信号・指定信号およびメッセージ信
号から構成される呼出信号を用いる。送信局では，送出
メッセージ長が最も短くなるようにメッセージに適した
コード形式でメッセージを構成すると共に，前記メッセ
ージに対応するコード情報を前記指定信号で送出する。

本発明による無線選択呼出受信機では前記指定信号の受
信に応答して後述するメッセージを復号することにより
チャンネルの有効利用が計られる。

【図面の簡単な説明】

第１図は表示付無線選択呼出受信機のブロック構成図，
第２図はメッセージデータ処理部６０のブロック構成
図，第３図は表示付無線選択呼出受信機の第２のブロッ
ク構成図，第４図は信号構成図であって，〔Ｉ〕は前置
信号パターン，〔II〕は同期信号パターン，〔III〕は
アドレス信号およびメッセージ信号の構成パターン，
〔IV〕は第１の制御信号の構成パターン，〔Ｖ〕は第２
の制御信号の構成パターン，〔VI〕はエンド信号パター
ンをそれぞれあらわしており，第５図Ａ(I)と同Ａ(II)
は合わせて通常動作におけるタイムチャートをあらわし
た図，第５図Ｂはプリアンブル信号以降に電源を投入し
た場合の動作におけるタイムチャートをあらわした図，
第６図は同期信号，エンド信号の検出回路を示すブロッ
ク図，第７図はアドレス検出回路を示すブロック図，第
８図はバッファ７０の回路構成図，第９図は１チップCP
U 100のブロック構成図，第１０図は１チップCPU８のブ
ロック構成図，第１１図は第３図のメッセージ処理部６
０内の１チップCPU１００のブロック構成図，第１２図
はLCDドライバー２００のブロック構成図，第１３図は
外部RAM３００のブロック構成図，第１４図はスイッチ
ング回路１のブロック構成図，第１５図はデータ入力部
２からの出力データ形式を示す図，第１６図はレベルシ
フト回路３の構成図，第１７図はデータ入力部２のキー
配列を示した図，第１８図は設定警報である旨の表示の
一例を示す図，第１９図はバッテリーセービングの一例
として，自機の所属するグループのタイムスロット（Ｇ
７）でバッテリーONとなることを示した図である。記号の説明：１はスイッチング回路，２はデータ入力
部，３はレベルシフト回路，６は電池，７は昇圧回路，
８はデコーダ，１０はアンテナ，２０は無線部，３０は
波形整形回路，４０はデコーダ，５０はP・ROM，６０は
メッセージデータ処理部，６１および６２はダイオー
ド，６３および６４はコンデンサ，７０はバッファ，８
０はアラームホーン（伝達手段），９０はLCD，１００
は１チップCPU（メッセージデコーダ），１０１・１１
０−１１８は出力ポート，１０２−１０６・１１９は入
力ポート，１０７は割込ポート，１０８はシリアルイン
タフェース，１２０はデータバス，１３０はプログラム
カウンタ，１４０はプログラムメモリー，１５０はAL
U，１６０はインストラクションデコーダ，１７０はAC
C，１８０はRAM，１９０はシステムクロック発生回路，
２００はLCDドライバー，２１０は列ドライバー，２２
０は行ドライバー，２３０はLCD電圧制御コントロー
ラ，２４０はLCDタイミングコントローラ，２５０はデ
ータメモリー，２６０はシステムクロックコントロー
ラ，２７０はコマンドデコーダ，２８０はデータポイン
タ，２９０はキャラクタ発生回路，２９５はシリアルイ
ンターフェース，３００は外部RAM，３１０はシリアル
インターフェース，３２０はアドレスカウンタ，３３０
はＸ−Ｙデコーダ，３４０はメモリーアレイ，３５０は
制御回路，５００はシフトレジスタ，５１０−５３０は
インバータ，５４０はアンドゲート，６００はカウン
タ，６１０はEXNORゲート，710，７２０は抵抗，７３０
はNPNトランジスタ，740はPNPトランジスタ，８００は
アラームホーン，１ａはPNPトランジスタ，１ｂおよび
３ｃはNPNトランジスタをそれぞれあらわしている。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭58−209238（ＪＰ，Ａ) 特開昭50−23725（ＪＰ，Ａ) 特公昭57−1007（ＪＰ，Ｂ２) 欧州特許出願公開117595（ＥＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】少なくともフレーム同期信号、選択呼出信
号、指定信号、およびメッセージ信号がこの順序で構成
される呼出信号を受信する無線選択呼出受信機であっ
て、前記メッセージ信号がその送信長が最も短くなるように
複数の符号則のうちから選択された一つの符号則でコー
ド化され、かつ前記指定信号が前記選択された一つの符
号則を指定するよう定められており、前記選択呼出信号の検出に応答して前記指定信号を受信
する第１の手段と、前記指定信号に応答して前記符号則に対応するデコード
形式で前記メッセージ信号をデコードする第２の手段と
を含むことを特徴とするチャンネルの有効利用を実現し
たメッセージ受信が可能な無線選択呼出受信機。