JP2730433B2 - メッセージ付無線選択呼出受信機 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は無線選択呼出受信機に関
し、特に時計機能を有する無線選択呼出受信機にかかわ
る。 【０００２】 【従来の技術】近年、デバイス技術の進歩は目覚しく、
無線選択呼出受信機においても従来の呼出だけの機能の
ものから、数字および文字などで構成される一連のメッ
セージまでも受信できるものへと、その受信機能の向
上、装置の小型化を図ったものの開発は目覚しい。 【０００３】 【発明が解決しようとする課題】このような高機能化の
一環として時計機能を有するものが考えられるが（「実
願昭５４−１４２１６０号」表示付個人選択呼出受信
機）、警報時刻設定機能を具えた装置の発表は未だなさ
れていない。 【０００４】本発明の目的は、個別選択呼出番号に無関
係に送出された時刻情報（月日情報）を受信し、内蔵時
計（内蔵カレンダー）を逐次校正する時計機能付（カレ
ンダー機能付）無線選択呼出受信機を提供することであ
る。 【０００５】また、本発明の他の目的は時計機能を有す
るメッセージ受信が可能な無線選択呼出受信機におい
て、前記メッセージ信号により任意に警報時刻設定が可
能な無線選択呼出受信機を提供することである。 【０００６】 【課題を解決するための手段】本発明のメッセージ付無
線選択呼出受信機は、フレーム同期信号と、選択呼出信
号と、後続するメッセージに関する処理を指定する指定
信号と、メッセージ信号とから構成される呼出信号を受
信する無線部と、前記フレーム同期信号および選択呼出
信号の検出後に前記指定信号を検出する手段と、予め定
められたパターンの指定信号が検出された場合に、内蔵
された時計が前記メッセージ信号で与えられる時刻にな
ったとき警告を発する手段とを備えている。 【０００７】 【実施例】以下、図を用いて本発明を詳細に説明する。 【０００８】図１及び図３は本発明に供される受信機の
ブロック図である。この受信機の動作の概要を図１、図
４および図５を用いて説明する。 【０００９】図４は信号構成図であって、〔Ｉ〕は前置
信号パターン、（ＩＩ〕は同期信号パターン、〔ＩＩ
Ｉ〕はアドレス信号およびメッセージ信号の構成パター
ン、〔ＩＶ〕は第１の制御信号の構成パターン、〔Ｖ〕
は第２の制御信号の構成パターン、〔ＶＩ〕はエンド信
号パターンをそれぞれあらわしており、図５Ａ（Ｉ）と
同Ａ（ＩＩ）は合わせて通常動作におけるタイムチャー
トをあらわした図、図５Ｂはプリアンブル信号以降に電
源を投入した場合の動作におけるタイムチャートをあら
わした図である。 【００１０】すなわち、スイッチング回路１で図５Ａ
（Ｉ）の（ｊ）に示す電圧波形を無線部２０、波形整形
回路３０に間欠的に印加して電源の効率的運用を図って
いる状態（この動作を一般にバッテリー・セービングと
いい、以後「ＢＳ」と呼ぶ）で電圧が印加されていると
き、所望の無線周波が到来するとアンテナ１０、無線部
２０、波形整形回路３０を介して図５Ａ（Ｉ）の（ａ）
に示されるような受信信号が検出される。ここで、受信
機の個別選択呼出番号（以後「ＩＤ」と呼ぶ）“Ａ１”
の受信機ならば、ＢＳ解除のためのプリアンブル信号
（以後「Ｐ」と呼ぶ）がデコーダ４０で検出される（Ｄ
Ｔ１）と、ＢＳが解除され、電圧が無線部に連続的に印
加されることになる（ｊ）。こうして引き続くフレーム
同期信号（以後「ＳＣ」と呼ぶ）が検出される（ＤＴ
２）と自機のＩＤが書き込まれているプログラマブル・
リード・オンリー・メモリ〔Ｐ−ＲＯＭ〕５０の内容と
受信信号が比較照合され一致が確認される（ＤＴ３）
と、メッセージデータ（以後「ＭＤ」と呼ぶ）処理部６
０でＩＤ信号に引き続くメッセージ信号の処理を行な
う。そして信号（ｄ）でバッファ７０を介して伝達手段
（例えばアラームホーン）を駆動させたり、信号（ｃ）
で受信したメッセージデータの内容を液晶表示装置〔Ｌ
ＣＤ〕９０上に表示したり、或は信号（ｇ）で端子５に
出力したりする。ここで、高速の処理能力を要する中央
処理装置〔ＣＰＵ〕およびダイナミックドライブ方式の
ＬＣＤ駆動には通常２Ｖ以上の電圧を必要とするので電
池６の電圧を昇圧する昇圧回路７が用いられている。 【００１１】さて、前述の受信信号（ａ）の各構成要素
Ｐ，ＳＣ，ＩＤおよびＭＤの詳細が図４に示される。 【００１２】プリアンブル信号Ｐは同図〔Ｉ〕に示すよ
うに、論理“１”と“０”の繰返しパターンであり、フ
レーム同期信号ＳＣは同図〔ＩＩ〕に示される特定のパ
ターンであり、個別選択呼出番号ＩＤは同図〔ＩＩＩ〕
に示される構成パターンでＭＳＢ（識別ビット）が論理
“０”の符号間距離５を有するＢＣＨ（３１，２１）符
号であり、そしてメッセージデータＭＤは同図〔ＩＩ
Ｉ〕に示される構成パターンで、ＭＳＢ（識別ビット）
が論理“１”で与えられ、図５Ａ（Ｉ），Ａ（ＩＩ）に
示されるように、第１の制御信号“Ｔ”、第２の制御信
号“Ｉ”および情報メッセージＭに分割されている。す
なわち、図４の（ＩＶ〕に示される第１の制御信号は、
（ｉ）自機宛のメッセージが有るときは“１”で、無い
ときは“０”で示すメッセージ情報としてのコードＺ０
と、（ｉｉ）後続するメッセージの形式を指定する情報
（例えばメッセージがＢＣＤコードで構成される数字情
報ならば“００１”、ＡＳＣＩＩコード対応メッセージ
ならば“０１０”、ＪＩＳコード対応ならば“１０
０”、またファクシミリ情報ならば“１１１”など）と
してのコードＺ１と、（ｉｉｉ）図５Ａ（Ｉ）に示すよ
うに、第１の制御信号から次のＳＣ，Ｔ，又はＩまでの
時間を指定する継続時間情報としての、３１ビットを１
ワードとするときのワード数を表すＢＣＤコードＺ２〜
Ｚ５とから成っている。 【００１３】又図４の〔Ｖ〕に示される第２の制御信号
は、受信されたメッセージの処理を指定するための信号
“ＭＣＳ”と、時刻或は月日情報を表わす信号“ＴＳ”
で構成される。 【００１４】ここで、ＭＣＳパターンに対応するメッセ
ージ処理を規定した表１の意味は次のとおりである。 【００１５】 【表１】【００１６】先ず項目１は受信メッセージに何の処理も
しないことを意味する。項目２，３は受信メッセージに
該当するＩＤを自機のＩＤとして設定したり、或は逆に
自機に登録されているＩＤを変更することを示す。項目
４は受信メッセージに該当する時刻に内蔵時計を設定し
呼出警報を鳴らす。項目５はメッセージメモリーエリア
の領域を受信メッセージに該当するＩＤおよびバイト情
報に応じて、前記ＩＤのメモリーエリアを確保する。項
目６はＢＳ開始からＳＣ検出迄の時間をメッセージ信号
として受信機が受信し、前記時間以内にＳＣが検出でき
ないとき、何等かの手段（例えばアラームホーンを通常
の呼出鳴音と異なる音で鳴音させる）によって警告す
る。項目７，９は予め定めた形式に従って受信メッセー
ジの内容を配列して（表２、表３参照）出力する。 【００１７】 【表２】 【００１８】 【表３】 【００１９】項目８は図４〔Ｖ〕のＴＳを月・日情報と
して処理する。尚、ＴＳは通常時刻情報を表わし、各々
の場合の符号構成は表４で示される。次に、図４〔Ｖ
Ｉ〕のパターンは、図５Ａ（ＩＩ）の信号（ａ）におけ
る信号Ｅに該当し終了信号として使用される。 【００２０】 【表４】 【００２１】さて、図１、図３におけるデコーダ４０
は、ＳＣ検出回路として図６に示すようにクロックでシ
リーズにシフトレジスタ５００内に受信信号を取り込む
ことによって、読み込んだ３１ビットについて予め定め
られた所望のパターンかどうかを判定する。即ち所望の
パターンならばアンドゲート５４０から一致信号が出力
される。またＩＤ検出回路として図７に示されるよう
に、受信信号（ａ）と予め自機の呼出番号が書き込まれ
ているＰ−ＲＯＭ５０からの信号（ｅ）とがＥＸＮＯＲ
６１０に入力され１ビット毎に照合され、その一致出力
がカウンタ６００に入力される。その結果一致入力の数
が予め設定された値に達したとき出力される検出パルス
により自機が呼出されたことになる。 【００２２】次に、バッファ７０は例えば図８のように
トランジスタを用いた回路構成で与えられる。図２にお
けるメッセージ処理部６０は１チップＣＰＵ（メッセー
ジデコーダ）１００、ランダム・アクセス・メモリ〔Ｒ
ＡＭ〕３００、およびＬＣＤドライバー２００から構成
され、ＲＡＭ３００はダイオード６１と大容量コンデン
サ６３とから構成される。バックアップ回路により、電
池を交換するときもデータ保護が可能である。 【００２３】そして、図１、図３におけるメッセージ処
理部６０内の１チップＣＰＵ１００の構成がそれぞれ、
図９、図１１で示される。また、図３におけるデコーダ
８は図１０に示す１チップＣＰＵで与えられ、各ブロッ
クの機能は次のとおりである。１０２〜１０６，１１９
〜１２１は入力ポート、１０１，１１０〜１１８，１２
２は出力ポート、１０７は割り込みポート、１０８はシ
リアルインターフェース、１２０はデータバス、１３０
は番地の内容を示すプログラムカウンタ、１４０は実行
すべき命令のシーケンスがストアされ、プログラムカウ
ンタ１３０で指定された番地の内容を読み出すプログラ
ムメモリー、１６０はプログラムメモリー１４０からの
情報をデコードし、各部へその命令に対応する制御信号
を供給するインストラクションデコーダ、１５０は算術
演算、論理演算など各種の演算を行なうＡＬＵ（Ａｒｉ
ｔｈｍｅｔｉｃ ａｎｄ Ｌｏｇｉｃ Ｕｎｉｔ）、１
８０は各種データの記憶、サブルーチン、割り込みにお
けるプログラムカウントおよびプログラムステータスの
退避に用いられるＲＡＭ，ＡＬＵ１５０の演算結果をス
トアしたり、ＲＡＭ１８０各ポート間のデータの送受に
用いられるＡＣＣ（Ａｃｃｕｍｌａｔｏｒ）、そして１
９０は実行命令サイクル時間を決定するシステムクロッ
ク発生回路である。 【００２４】次に、ＬＣＤドライバ２００は図１２のブ
ロック構成で与えられ、２９５は１チップＣＰＵ１００
との間のデータをシリアルに接続するシリアルインター
フェース、２７０はシリアルインターフェース２９５を
介して入力された命令を取り込んでデコードし、命令の
内容に対応して各部を制御するコマンドデコーダ、２９
０は入力されたデータに対応して５×７のドットマトリ
ックスによるパターンを発生するキャラクタ発生回路、
２８０はシリアルインターフェース２９５からのデータ
の書き込み、またはシリアルインターフェース２９５へ
のデータの読み出しアドレスを指定するデータポイン
タ、２５０はキャラクタ発生回路２９０の出力或はシリ
アルインターフェース２９５からの表示データを記憶す
るデータメモリ、２２０はＬＣＤの行制御を行なう行ド
ライバ、２１０はＬＣＤの列制御を行なう列ドライバ、
２３０はＬＣＤへの電圧制御を行なうＬＣＤ電圧コント
ローラ、２４０はＬＣＤの駆動タイミングを制御するＬ
ＣＤタイミングコントローラ、そして２６０はシステム
クロックコントローラである。 【００２５】更に、ＲＡＭ３００は図１３のブロック構
成で与えられ、３１０は１チップＣＰＵ１００との間の
データをシリアルに受け渡しするシリアルインターフェ
ース、３２０はアドレスカウンタ、３３０はアドレスカ
ウンタ３２０のデータを解析してメモリーアレイ３４０
の番地を指定し、メモリー内にデータを書き込んだり或
は読み出すためのＸ−Ｙデコーダ、３４０はメモリーア
レイ、そして３５０は制御回路である。 【００２６】図１４はスイッチング回路１の構成例であ
る。図１５は外部端子５への出力信号（ｇ）のデータ構
成で、１文字当り１１ビットである。図１６はレベルシ
フト３の回路例である。図１７はデータ入力部のキー配
列の一例である。 【００２７】以下、各場合における受信機の動作を説明
する。 【００２８】ａ）電源投入後所望の信号が受信されたと
き 図５Ａ（Ｉ）に示すように、ＢＳ状態にある受信機のう
ち、ＩＤがＡ１に該当するものはＰの受信に続いてＳＣ
を検出すると引き続く信号Ｔ１を復号する。このとき、
メッセージデータＭ１が後続するのでＺ０は論理
“１”、そしてＺ２〜Ｚ５のＢＣＤコードで表わされる
期間（少なくとも次のＳＣ迄通常は更にＡ２，Ｔ２迄）
ＢＳが解除（ＯＦＦ）される。さらにＩ１を復号すると
き“ＭＣＳ”パターンとして“１０００１１１”を受信
すると、Ｍ１のメッセージデータをＺ１に対応するコー
ドでデコードし、ＲＡＭ３００に格納すると共にＬＣＤ
ドライバー２００を介してＬＣＤ９０に表示し、かつデ
コーダ４０、バッファ７０を介して伝達手段８０を駆動
させ、機器所持者に呼出されたことを知らせる。またＩ
１の“ＴＳ”パターンの月・日情報で内蔵カレンダーを
校正する。 【００２９】そして次のＳＣ，ＩＤ，Ｔ２，Ｉ２の検出
・復号を行なう。このときＳＣは検出されるがＩＤ信号
はＡ２なので検出されないから検出パルスＤＴ３は出な
い。従ってＴ２のＺ２〜Ｚ５およびＩ２の“ＭＣＳ”，
“ＴＳ”パターンだけを見て、Ｉ２の信号検出後Ｚ２〜
Ｚ５で示される期間ＢＳをＯＮ（通常次のＳＣの前ま
で）すると共に、“ＭＣＳ”が１０００１１１以外のと
き“ＴＳ”パターンに該当する時刻に内蔵時計を校正
し、前記受信記憶されているメッセージに受信時刻を付
加する。 【００３０】こうして、次のＳＣの時間になると再びＢ
ＳはＯＦＦとなる。この期間はＩＤもＡ３で異なりかつ
一度内蔵時計の校正済なのでＴ３までの期間とする。以
後このような動作を繰り返し、データの終りであること
を示す終了信号Ｅを検出すると、通常のＢＳ動作に復帰
する。 【００３１】またＩＤがＡ３に該当する受信機では、Ｐ
の受信に引き続いてＳＣを検出するが、ＩＤがＡ１のと
ころでは一致しないので、Ｔ１のＺ２〜Ｚ５およびＩ１
の“ＴＳ”パターンだけを見る。そしてＩ１の信号検出
後Ｚ２〜Ｚ５で示される期間ＢＳをＯＮさせると共に、
“ＴＳ”パターンに該当する月・日に内蔵カレンダーを
校正する。こうして次のＳＣの時間になると、再びＢＳ
がＩ２迄の期間ＯＦＦとなり、ＳＣは検出されるがＩＤ
は検出されないのでＴ２のＺ２〜Ｚ５およびＩ２の“Ｍ
ＣＳ”，“ＴＳ”パターンだけを見る。そしてＩ２の検
出後Ｚ２〜Ｚ５の期間ＢＳをＯＮさせると共に、“ＭＣ
Ｓ”が１０００１１１以外のとき“ＴＳ”パターンに該
当する時刻に内蔵時計を校正する。勿論“ＭＣＳ”パタ
ーンが１０００１１１のときは“ＴＳ”パターンに該当
する月・日情報で内蔵カレンダーを校正する。こうし
て、次のＳＣの時間になると再びＢＳがＯＦＦとなり、
ＳＣ検出動作となる。そして、ＳＣ，ＩＤが検出される
と、Ｔ３におけるＺ２〜Ｚ５の期間ＢＳ ＯＦＦ状態が
継続すると共に、“ＭＣＳ”パターンが１００００１１
ならばＺ１に対応するコードでデコードされたＭ３に対
応する時刻が記憶される。内蔵時計が前記所定の時刻に
なるとデコーダ４０、バッファ７０を介して伝達手段８
０を駆動すると共に、ＬＣＤ９０上に設定警報である旨
を表示（図１８はその例である）する。また、Ｉ３の
“ＴＳ”に対応する時刻情報で再び内蔵時計を校正す
る。以降ＩＤとしてＡ３に該当するものがなく終了信号
Ｅを受信すると通常のＢＳ動作へ復帰する。 【００３２】ところで本実施例では終了信号Ｅを受信し
ない限り、ＳＣの受信・未受信に拘らず信号Ｔを見に行
くと共に、もしこの信号が正しく受信出来ない場合は予
め定められた一定期間（本実施例では約１分）強制的に
ＢＳをＯＦＦとし、ＳＣ信号の受信に移行し、検出出来
なければ通常のＢＳ動作に復帰させ、更にＳＣが連続２
回以上検出されなければ電界不良と判断して通常のＢＳ
動作へ復帰させることで電池の有効利用を計ると共に受
信の信頼性を高めている。 【００３３】ｂ）所望の信号が到来の電源投入の場合 図５ＢにおいてＩＤがＡＮの受信機は電源ＯＮで予め定
められた一定期間（本実施例では約１分間）連続的にＢ
ＳをＯＦＦとし、所望のＳＣ信号の検出を行なう。こう
してＳＣ信号が検知されると、ＩＤの検出を行なうが受
信されないので、Ｉ２の検出後“ＭＣＳ”パターンに応
じて、内蔵のカレンダー或は時計を“ＴＳ”情報で校正
すると共に、Ｔ２のＺ２〜Ｚ５の期間ＢＳをＯＮとす
る。そして、次のＳＣのとき再びＢＳ ＯＦＦとなる動
作を繰り返す。こうして、ＡＮに該当するＩＤが受信さ
れると、ＴＮのＺ２〜Ｚ５の期間ＢＳがＯＦＦとなり、
ＩＮの“ＭＣＳ”パターンが１０００１０１ならばＴＮ
のＺ１に対応するコードでメッセージデータＭＮがデコ
ードされ記憶される。この結果、もしＢＳ動作に復帰し
て前記受信データに対応する時間の経過が内蔵時計で確
認されるまでにＳＣが検出されないとき、良好なサービ
スェリアにいない旨を知らせるため警告警報を発して注
意を換起し（検出されるとタイマーは停止し、ＢＳへの
復帰で再スタートとなる。）、予め定められた一定期間
（本実施例では約１分間）強制的にＢＳＯＦＦとしてＳ
Ｃ検出を行ない、前記一定期間にＳＣが検出されないと
ＢＳ動作に復帰する動作を繰り返すことになる。 【００３４】ｃ）定形情報の手動入力による登録・読み
出し 表５と図１７を用いて以下動作を説明する。 【００３５】 【表５】【００３６】データ入力部２のモードＳＷのうち所望の
キーを選択する（但し、“ＣＡＬ”或は“ＴＩＭＥ”キ
ーを選択するとＬＣＤ９０はＣＰＵと連動して計算機機
能或は時計機能として動作する）。ここでもし、“ＴＥ
Ｌ”キーを押すと、図９の割込みポート１０７のＫ端子
から割込みが掛かると共に、入力ポート１０２から“Ｔ
ＥＬ”キーに該当するパターンが入力される。この結果
ＣＰＵは装置が“ＴＥＬ”モードに設定されたことを認
識し、以降入力ポート１０３からデータ、例えば“ＤＡ
ＴＡ ＩＮ”，“ＡＯＫＩ”，“ＤＡＴＡ ＩＮ”，
“ＮＥＣ”，“ＤＡＴＡ ＩＮ”，“０３−２６２−５
１７４”，“ＤＡＴＡ ＩＮ”，“ＫＵＤＯ”，“ＤＡ
ＴＡ ＩＮ”，“ＳＯＮＹ”，…が入力される。このよ
うにキー入力された結果を確認すると予め定められた形
式に従って読み出され（表２参照）、先ず“ＤＡＴＡ
ＯＵＴ”キーを押すと“ＡＯＫＩ”がＬＣＤ上に表示さ
れ、次に“→”キーを押すと、“ＮＥＣ”が更に“→”
キーを押すと“０３−２６２−５１７４”更に“→”キ
ーを押すと“ＫＵＤＯ”、次に“↓”キーを押すと“Ｅ
ＮＤＯ”、“→”キーで“ＫＤＤ”、“↑”キーで“Ｓ
ＯＮＹ”のように確認出来る。 【００３７】同様に、“ＭＥＭＯ”キーを押すと、図９
の割込ポート１０７のＫ端子から割込みが掛かると共
に、入力ポート１０２から“ＭＥＭＯ”キーに該当する
パターン“００１００１１”が入力される。この結果Ｃ
ＰＵは装置が“ＭＥＭＯ”モードに設定されたと判断
し、以後入力ポート１０３から入力される次のようなデ
ータ〔“ＤＡＴＡ ＩＮ”，“ＦＥＢ．１０．１９８４
ＳＣＨＥＤＵＬＥ”，“ＤＡＴＡ ＩＮ”，“９：０
０”，“ＤＡＴＡ ＩＮ”，“ＭＥＥＴＩＮＧ（ＮＥＷ
ＰＲＯＤＵＣＴ）ＡＴ５−１”，“ＤＡＴＡ Ｉ
Ｎ”，“１０：３０”，…〕を読み出すため“ＤＡＴＡ
ＯＵＴ”キーを押すと表３のようにＬＣＤ９０上に
“ＦＥＢ．１０．１９８４ ＳＣＨＥＤＵＬＥ”が表示
され、“→”キーを押すとＬＣＤの表示は“９：００”
に変り、更に“→”キーを押すと表示は“ＭＥＥＴＩＮ
Ｇ（ＮＥＷ ＰＲＯＤＵＣＴ）ＡＴ５−１”に、更に
“↓”キーを押すと“ＴＥＬ（ＮＴＴ ＭＲ ＫＵＤ
Ｏ）”へと変わり、必要な情報をメモ帳代わりに何時で
も簡単な操作で確認出来る。 【００３８】そして、更に本受信機は内蔵カレンダー及
び内蔵時計を持っているので、“ＦＥＢ．１０”の
“９：００”，“１０：３０”，…の日時には、受信機
の伝達装置（例えばアラーム，ホーン）を駆動させ、注
意を換起させると共にＬＣＤ９０上には鳴音時刻に該当
する表示を行なう。例えば１８：００時ならば“ＧＩＮ
ＺＡ（ＭＯＲＥ）”をＬＣＤ上に表示することになる。 【００３９】ｄ）無線による定形情報の登録 図１、図９、図１２、図１３を用いて受信機の動作を説
明する。 【００４０】スイッチング回路１でＢＳ動作している受
信機の無線部２０、波形整形回路３０に電圧が印加され
ているとき、プリアンブル信号Ｐを受信すると、引き続
く予め定められた同期信号ＳＣを検出するのに十分な期
間ＢＳだけＯＦＦとする。そして、この間にＳＣを検出
するとその検出パルスＤＴ２で割込みポート１０７を介
して１チップＣＰＵ１００が起動されると共にデコーダ
４０はＩＤの検出動作に移行する。すなわち、ＳＣの検
出を起点として、自機のＩＤ番号が書き込まれているＰ
−ＲＯＭ５０のデータと受信データとを１ビット毎比較
照合し（図７）、その一致が確認されると、その検出パ
ルスＤＴ３で入力ポート１２１を介して１チップＣＰＵ
１００に入力されると共に、伝送速度に対応するクロッ
クＣＬが入力ポート１０５から供給される。このとき、
ＤＴ２による割込み起動から予め定められた一定期間
（ＤＴ３が検出される迄の時間）後にＤＴ３が入力され
るとＩＤの検出がなされたと判断し、そうでない場合は
ＩＤ不一致と判断し後続の信号の受信に備える。その結
果１チップＣＰＵ１００では、前記クロックＣＬでメッ
セージ信号Ｄを入力ポート１０６から読み込み、予め定
められたプログラムメモリ１４０の内容をインストラク
ションデコーダ１６０で翻訳し、各命令に対応して処理
する。即ち、前記読み込まれた信号はデータバス１２
０、ＡＣＣ１７０を介してＲＡＭ１８０に書き込まれ
る。 【００４１】こうしてＢＣＨ（３１，２１）符号を形成
する３１ビットが入力される毎にＡＬＵ１５０にて演算
を行ない、受信信号の復号を行なう。 【００４２】１チップＣＰＵ１００は、復号された最初
のＢＣＨ（３１，２１）符号のうち情報ビット２０ビッ
トを図４（ＩＶ〕に従ってデコードすると共に、以降出
力ポート１１２を介して受信機のＢＳ動作を制御する。
このとき、２０ビットの情報ビットが次のようなパター
ンならば「１１０１０００００００００００１００００
０」呼出がメッセージ付であり、そのメッセージデータ
が７ビット構成であり、以降少なくとも２０ワード（こ
こで１ワードは３１ビット）間ＢＳを解除する必要があ
ることを示す。 【００４３】そして、次の３１ビットの入力を待って信
号Ｉのデコードを行なう。こうして２０ビットの情報エ
リアを図４〔Ｖ〕、表１および表４に従って解析する。
即ちその情報ビットが次のようなパターンならば「１１
０００１１００１０１０００１０００００」後続するメ
ッセージデータが電話帳モードで処理されることを示す
と共にデータ送出時間がＡＭ１０：２０分であることを
示す。 【００４４】このようにしてデコードされた制御内容に
従って、後続するメッセージの処理を行なうことにな
る。従って、３１ビット毎にデコード処理された情報エ
リア（２０ビットのデータ）は７ビット単位に解読さ
れ、順次外部ＲＡＭ３００に記憶される。即ちチップセ
レクトＣＳ１（負論理）を論理“０”レベルとすること
によりＲＡＭ３００を動作モードにし、ＲＡＭ３００の
何番地に書き込むかをシリアルインターフェース１０８
を介して、対応するアドレス情報を信号線ＳＯで転送す
る。このとき、１チップＣＰＵ１００はシステムクロッ
クをＲＡＭ３００にＳＣＫ（負論理）で送ると同時にア
ドレスであることを表わすため信号線Ａ／Ｄ（負論理）
で送ると同時にアドレスであることを表わすため信号線
Ａ／Ｄ（負論理）を論理“１”レベルとする。そして、
このとき図１３において、ＲＡＭ３００は入力された各
制御信号（ＣＳ（負論理），Ａ／Ｄ（負論理），Ｒ／Ｗ
（負論理））に応じて、信号線ＳＯから入力された信号
をアドレス信号と判断し、アドレスカウンタ３２０、Ｘ
・Ｙデコーダ３３０を介してメモリーアレイ３４０の書
き込むべき番地が指定される。 【００４５】次に、１チップＣＰＵ１００では書き込む
べきメッセージデータをシリアルインターフェース１０
８の信号線ＳＯで送出すると共に送出データがメッセー
ジデータであることを表わすため信号線Ａ／Ｄ（負論
理）を論理“０”レベル、また書き込みを指示するため
信号線Ｒ／Ｗ（負論理）を論理“０”レベルとする。 【００４６】この結果、図１３のＲＡＭ３００は、入力
された各制御信号に対応して、信号線ＳＯを介して入力
されたデータをメッセージデータとしてＸ・Ｙデコーダ
３３０を介して、メモリーアレイ３４０の先程指定され
た番地に書き込む。 【００４７】以上のような過程で順次メッセージデータ
が復号されているとき、ＢＣＨ（３１，２１）単位にお
いて、ＳＣ或は終了コード検出か或は２ワード連続して
受信不可のとき、１チップＣＰＵ１００はメッセージデ
ータが終了したものと判断し、出力ポート１１０から信
号線ＭＥを介してデコーダ４０にメッセージが終了した
ことを知らせると共に出力ポート１１１を介して信号線
ＡＣでデコーダ４０の鳴音発生回路を駆動する。その結
果信号（ｄ）、バッファ７０を介してアラームホーン８
０が鳴音する。ここで、ＳＣ検出の場合は１チップＣＰ
Ｕ１００は再び前述と同じ動作を繰り返すが、終了コー
ド受信時或いは２ワード連続未受信の場合、受信機はＢ
Ｓ動作に復帰する。 【００４８】以上のように、通常のメッセージとして所
望の内容に該当するコードが受信機に入力されることに
なる。 【００４９】次にこのようにして受信記憶されたデータ
を読み出すには、読み出しスイッチＳ１を押すことによ
って、１チップＣＰＵ１００は該当するメッセージデー
タの最初の番地情報を信号線ＳＯからＲＡＭ３００へ供
給すると共に、チップイネーブル信号線ＣＳ１（負論
理）を論理“０”レベル、チップセレクト信号線ＣＳ２
（負論理）（これはＬＣＤドライバ２００を選択するた
めの信号線である。）及び信号線Ａ／Ｄ（負論理）を論
理“１”レベルとする。次に信号線Ａ／Ｄ（負論理）を
論理“０”レベルとすると共に、信号線Ｒ／Ｗ（負論
理）を論理“１”レベルとする。これにより、前述の最
初の番地から順次対応するデータが１バイト単位にＸ・
Ｙデコーダ３３０を介して、メモリーアレイ３４０から
読み出され、そのデータがシリアルインターフェース３
１０を介して信号線ＳＩで１チップＣＰＵ１００へ供給
される。こうしてＲＡＭ３００からデータが読み出され
て１チップＣＰＵ１００へ供給されると、信号線ＣＳ１
（負論理）及び信号線Ｃ／Ｄ（負論理）を論理“１”レ
ベルとすると共に、ＬＣＤドライバ２００を選択するた
めにチップセレクト信号線ＣＳ２（負論理）を論理
“０”レベルにすることによって、信号線ＳＯからキャ
ラクター変換指示と格納アドレス情報をＬＣＤドライバ
２００へ供給する。続いて１チップＣＰＵ１００は、信
号線Ｃ／Ｄ（負論理）を論理“０”レベルにすることに
よってＲＡＭ３００から読み出されたデータを信号線Ｓ
ＯによってＬＣＤドライバ２００へ供給する。 【００５０】その結果、図１２のＬＣＤドライバ２００
においては、シリアルインターフェース回路２９５でシ
リアルパラレル変換された情報が、信号線Ｃ／Ｄ（負論
理）が論理“１”レベルのときはコマンドデコーダ２７
０でデコードされ、コマンドデコーダ２７０は内部制御
信号を発生する。ここで、コマンドが書き込みコマンド
及びキャラクタ変換コマンドであれば、書き込みアドレ
スを設定するためデータポインタ２８０がアクセスさ
れ、信号線Ｃ／Ｄ（負論理）が論理“０”レベルになっ
たら、シリアルインターフェース２９５を介して入力さ
れるデータがキャラクタ発生回路２９０で５×７のドッ
トマトリックスによるパターンに変換されて、データメ
モリ２５０に書き込まれると共に、ＬＣＤタイミングコ
ントローラ２４０の制御で列ドライバー２１０及び行ド
ライバー２２０を介して信号ＣでＬＣＤ９０上に表示さ
れる。 【００５１】ｅ）共通ＩＤの登録・変更 図３、図１０、図１１を用いて受信機の動作を説明す
る。 【００５２】図３は図２において、デコーダ４０、メッ
セージ処理部６０（１チップＣＰＵ１００の構成例は図
１１）間の構成を一部変更したもので、特に共通ＩＤ用
のＲＡＭ兼デコーダとしてデコーダ８（本例では１チッ
プＣＰＵを用い、その構成を図１０に示す）を設けたも
のである。 【００５３】さて、スイッチング回路１でＢＳ動作して
いる受信機の無線部２０、波形整形回路３０に電圧が印
加されているとき、プリアンブル信号Ｐを受信すると、
引き続く、予め定められた同期信号ＳＣを検出するのに
十分な期間ＢＳ動作を停止する。そしてこの間にＳＣを
検出すると、その検出パルスＤＴ２で割込みポート１０
７を介して１チップＣＰＵ１００およびデコーダ８を起
動すると共に、デコーダ４０はＳＣの検出を起点として
自機の個別選択呼出番号が書き込まれているＰ−ＲＯＭ
５０のデータと受信データとを１ビット毎比較照合す
る。 【００５４】こうして受信データがＰ−ＲＯＭ５０内の
自機の個別呼出番号と一致すれば、図１１において、そ
の検出信号ＤＴ３が入力ポート１２１から入力される。
この結果ＳＣ検出パルスＤＴ２で起動されたＣＰＵはＩ
Ｄが検出されるべき時間に入力ポート１１９ではなく１
２１からの入力と判断し、検出されたＩＤが個別選択呼
出番号であったと認識し、続いて送られてくるメッセー
ジ信号の受信に備える。 【００５５】すなわち１チップＣＰＵ１００では、クロ
ックＣＬでＩＤに引き続く信号を入力ポート１０６から
読み込みデータバス１２０、アキュームレータＡＣＣ１
７０を介してＲＡＭ１８０に書き込む。こうしてＢＣＨ
（３１，２１）符号を形成する３１ビットのデータが入
力される毎にＡＬＵ１５０で演算を行ない、受信信号の
復号を行なう。復号された３１ビットのうち情報ビット
２０ビットを図４〔ＩＶ〕に従ってデコードすると共
に、以降出力ポート１１２を介して受信機のＢＳ動作を
制御する。そして、このときもし２０ビットの情報ビッ
トが次のようなパターンならば「１１０１００００００
０００００１１００１０」、呼出が７ビット単位のコー
ドで構成されるメッセージ情報を後に持っていることを
示すと共に、３２ワード間ＢＳ動作を解除する必要があ
ることを示す。すなわち、１チップＣＰＵ１００は３２
ワードタイマーを設定し起動する。 【００５６】そして、次の３１ビットの入力を待って信
号Ｉのデコードを行なう。こうして得られた２０ビット
の情報エリアを図４〔Ｖ〕、表１および表４に従って解
析する。即ちその情報ビットが次のようなパターンなら
ば「１１０００００１１００１０００１１０１１０」、
後続するメッセージデータに共通ＩＤとして登録するも
のがあり、現在の時間がＰＭ２：３６分であることを意
味する。 【００５７】従って、１チップＣＰＵ１００の内蔵時計
が校正されると共に、後続するメッセージデータは３１
ビット毎にデコードされ、その中の２０ビットを７ビッ
ト単位に解読する。ここで、受信メッセージの２０ビッ
トの情報エリアのパターンが下記ならば、表６（Ｉ），
６（ＩＩ）（ＩＳＯ７ビットの符号対応表、ＩＳＯ６４
６より抽出）によって、 【００５８】 【表６】 【００５９】ＳＯＮＹ銘柄、ＩＤ「０１１０１……０１
１０１１」を登録するが、１チップＣＰＵ１００はＲＡ
Ｍ３００の共通ＩＤエリアの空番にＳＯＮＹのラベルを
貼り、前記ＩＤエリアの対応する番号とＩＤパターンを
デコーダ８へ転送する。 【００６０】 【表７】【００６１】 【表８】【００６２】すなわち、チップセレクトＣＳ４（負論
理）を論理“０”レベルとし、システムクロックＳＣＫ
（負論理）と共にシリアル出力ＳＯから共通ＩＤエリア
番号（例えば０１１０＝６）とＩＤパターン「０１１０
１…０１１０１１」を出力する。このとき、デコーダ８
はチップイネーブルＣＥ（負論理）が論理“０”となっ
たので、受信の準備をし、後続するシステムクロックと
共に入力されるデータをシリアル入力ＳＩからシリアル
インターフェース１０８、データバス１２０を介してＲ
ＡＭ１８０内に６個目のＩＤとして登録する。 【００６３】また、受信された信号Ｉの情報ビットのパ
ターンが次のようなパターンならば「１１００００１０
０１０１０００１１００００」、後続するメッセージデ
ータに変更される共通ＩＤがあり、送出時の時刻がＡＭ
１１：３０であることを意味する。そして、受信メッセ
ージの２０ビットの情報エリアのパターンが下記なら
ば、図１１の１チップＣＰＵ１００は 【００６４】 【表９】 【００６５】ＲＡＭ３００の共通ＩＤエリアのラベルの
ＴＤＫに該当するエリアを捜し、ＴＤＫからＮＥＣに変
更し、チップセレクトＣＳ４（負論理）を論理“０”レ
ベルとし、システムクロックＳＣＫ（負論理）と共にシ
リアル出力ＳＯから共通ＩＤエリア番号とＩＤパターン
「０１１０１０……０１１１」を出力する。この結果デ
コーダ８のＲＡＭ内の前記ＩＤ番号に該当するエリアに
入力データを書き込む。 【００６６】こうして、共通ＩＤがデコーダ８に登録さ
れている状態で、ＳＣの検出が確認されると、図１０に
おいて、デコーダ８は伝送速度に対応するクロックＣＬ
が入力ポート１０５から供給されるので、ＳＣに後続す
るデータＤを入力ポート１０６から読み込み、予め定め
られたプログラムメモリ１４０の内容をインストラクシ
ョンデコーダ１６０で翻訳し、各命令に対応して処理す
る。 【００６７】即ち、前述の読み込まれたデータはデータ
バス１２０を介してＡＣＵ１５０で予めＲＡＭ１８０内
に登録されている共通ＩＤ（複数個あれば複数）と１ビ
ット毎比較照合される。 【００６８】そして、もし共通ＩＤとの一致が確認され
るとデータ検出情報ＤＩを出力ポート１１３からメッセ
ージ処理部６０内の１チップＣＰＵ１００（図１１）へ
伝えると共に、検出されたＩＤが共通ＩＤエリアの何番
目であるかの情報ＤＥが出力ポート１１４から１チップ
ＣＰＵ１００へ出力される。 【００６９】１チップＣＰＵ１００はＳＣの検出パルス
ＤＴ２による割込み起動からＩＤ検出に要する一定期間
に入力ポート１１９からの信号により共通ＩＤが受信さ
れたことを認識し、引き続く共通ＩＤエリア情報を入力
ポート１２０から読み込む。 【００７０】この結果、受信されたメッセージデータを
ＲＡＭ３００に記憶するため、チップセレクトＣＳＩ
（負論理）を論理“０”レベルとし、シリアルインター
フェース１０８を介して入力ポート１２０からのデータ
に該当するアドレス情報を信号線ＳＯから転送する。こ
のとき、１チップＣＰＵ１００はシステムクロックをＳ
ＣＫ（負論理）で送ると同時にアドレスであることを指
定するため信号線Ａ／Ｄ（負論理）を論理“１”レベル
とする。 【００７１】こうして、ＲＡＭ３００のアドレス設定が
終わると、Ａ／Ｄ（負論理）を論理“０”レベルとして
受信されたメッセージデータを信号線ＳＯからＲＡＭ３
００の指定されたアドレス領域に書き込む。 【００７２】また、受信されたメッセージデータを外部
出力するときはチップセレクトＣＳ３（負論理）を論理
“０”として、１キャラクタの構成を図１５に示す形式
で出力ポート１２２からレベルシフト回路３へ出力す
る。 【００７３】ここで、受信機の外部端子５と接続可能な
信号処理ユニットを用いると、無線を経由して受信され
たデータに所望の処理を加えることが可能である。 【００７４】ここで、受信機はＩＤとしての個別選択呼
出番号と共通ＩＤを持つので、ＲＡＭ３００のメッセー
ジ記憶エリアはそれぞれ個別に持つことが考えられる。
そして、もしそのエリアの配分を変えたいときは、信号
ＩのＭＣＳパターンとメッセージデータを用いて任意に
設定することが出来る。 【００７５】 【発明の効果】以上説明したように、本発明によれば少
なくともフレーム同期信号、選択呼出信号、制御信号お
よびメッセージ信号の順で構成される呼出信号におい
て、前記制御信号の予め定められたコードに応じて後続
するメッセージ信号の内容で受信機に搭載されている内
蔵時計（内蔵カレンダー）を校正する手段およびメッセ
ージ信号で指定された時刻に警報を発生する手段を搭載
したメッセージ情報を受信出来る無線選択呼出受信機が
提供出来る。 【００７６】また、制御信号の予め定められたコードと
後続するメッセージ信号により指定された時刻に警報を
発生するので、複数の受信機の個々に対して警報時刻の
設定と報知が可能となる効果を有する。

【図面の簡単な説明】 【図１】表示付無線選択呼出受信機のブロック構成図で
ある。 【図２】メッセージデータ処理部６０のブロック構成図
である。 【図３】表示付無線選択呼出受信機の第２のブロック構
成図である。 【図４】信号構成図である。 【図５】通常動作時とプリアンブル信号以降に電源を投
入した時のタイムチャートである。 【図６】同期信号、エンド信号の検出回路を示すブロッ
ク図である。 【図７】アドレス検出回路を示すブロック図である。 【図８】バッファ７０の回路構成図である。 【図９】１チップＣＰＵ１００のブロック構成図であ
る。 【図１０】１チップＣＰＵ８のブロック構成図である。 【図１１】図３のメッセージ処理部６０内の１チップＣ
ＰＵ１００のブロック構成図である。 【図１２】ＬＣＤドライバー２００のブロック構成図で
ある。 【図１３】外部ＲＡＭ３００のブロック構成図である。 【図１４】スイッチング回路１のブロック構成図であ
る。 【図１５】データ入力部２からの出力データ形式を示す
図である。 【図１６】レベルシフト回路３の構成図である。 【図１７】データ入力部２のキー配列を示した図であ
る。 【図１８】設定警報である旨の表示の一例を示す図であ
る。 【図１９】バッテリーセービングの一例として、自機の
所属するグループのタイムスロット（Ｇ７）でバッテリ
ーＯＮとなることを示した図である。 【符号の説明】 １ スイッチング回路、２ データ入力部、３ レベル
シフト回路、６ 電池、７ 昇圧回路、８ デコーダ、
１０ アンテナ、２０ 無線部、３０ 波形整形回路、
４０ デコーダ、５０ Ｐ−ＲＯＭ、６０ メッセージ
データ処理部、６１および６２ ダイオード、６３およ
び６４ コンデンサ、７０ バッファ、８０ アラーム
ホーン（伝達手段）、９０ ＬＣＤ、１００ １チップ
ＣＰＵ（メッセージデコーダ）、１０１・１１０−１１
８ 出力ポート、１０２−１０６・１１９ 入力ポー
ト、１０７ 割込ポート、１０８ シリアルインターフ
ェース、１２０ データバス、１３０ プログラムカウ
ンタ、１４０ プログラムメモリ、１５０ ＡＬＵ、１
６０ インストラクションデコーダ、１７０ ＡＣＣ、
１８０ ＲＡＭ、１９０ システムクロック発生回路、
２００ ＬＣＤドライバー、２１０ 列ドライバー、２
２０ 行ドライバー、２３０ ＬＣＤ電圧制御コントロ
ーラ、２４０ ＬＣＤタイミングコントローラ、２５０
データメモリー、２６０ システムクロックコントロ
ーラ、２７０ コマンドデコーダ、２８０ データポイ
ンタ、２９０ キャラクタ発生回路、２９５ シリアル
インターフェース、３００ 外部ＲＡＭ、３１０ シリ
アルインターフェース、３２０アドレスカウンタ、３３
０ Ｘ−Ｙデコーダ、３４０ メモリーアレイ、３５０
制御回路、５００ シフトレジスタ、５１０−５３０
インバータ、５４０アンドゲート、６００ カウンタ、
６１０ ＥＸＮＯＲゲート、７１０・７２０抵抗、７３
０ ＮＰＮトランジスタ、７４０ ＰＮＰトランジス
タ、８００アラームホーン、１ａ ＰＮＰトランジス
タ、１ｂおよび３ｃ ＮＰＮトランジスタ。

フロントページの続き (56)参考文献 特開 昭52−53602（ＪＰ，Ａ) 特開 昭59−85147（ＪＰ，Ａ) 特開 昭56−52944（ＪＰ，Ａ) 特開 昭58−209238（ＪＰ，Ａ) 特開 昭59−155778（ＪＰ，Ａ) 実開 昭57−7247（ＪＰ，Ｕ) 実開 昭51−93610（ＪＰ，Ｕ) 実開 昭56−60336（ＪＰ，Ｕ)

Claims (1)

1. (57)【特許請求の範囲】 １．フレーム同期信号と、選択呼出信号と、後続するメ
   ッセージに関する処理を指定する指定信号と、メッセー
   ジ信号とから構成される呼出信号を受信する無線部と、前記フレーム同期信号および選択呼出信号の検出後に前
   記指定信号を検出する手段と、 予め定められたパターンの指定信号が検出された場合
   に、内蔵された時計が前記メッセージ信号で与えられる
   時刻になったとき警告を発する手段とを備えたことを特
   徴とするメッセージ付無線選択呼出受信機。 ２．請求項１記載の無線選択呼出受信機において、 前記メッセージ信号の受信記憶に際して、その受信時間
   として受信機に搭載した時計の時刻を前記受信メッセー
   ジに付加して記憶する手段を設けたことを特徴とするメ
   ッセージ付無線選択呼出受信機。