KR20000023564A - 통신용 반도체 집적회로와 그의 배터리 절전 방법 - Google Patents

Abstract

본 발명 통신용 IC는 데이터 속도 또는 데이터 처리 부하에 유연하게 대응 가능한 단일의 발진 회로를 포함하며 저가의 비용으로 생산되고 전력을 적게 소모한다. 본 발명 통신용 IC에서는 발진회로(1)의 출력과 마이크로 컨트롤러 회로(69) 사이에 체배회로(61)가 삽입되거나 또는 발진회로(1)와 데이터 수신회로(3)사이에 분주회로(2)가 삽입된다. 수신 어드레스는 듀얼 포트 램(16)에 저장된다. 또한 동기코드의 수신 주파수를 제어함으로써 배터리 절전 효율이 증대된다.

Description

통신용 반도체 집적회로와 그의 배터리 절전 방법{SEMICONDUCTOR INTEGRATED CIRCUIT FOR COMMUNICATION AND BATTERY SAVING METHOD FOR THE SAME}

페이저 등에 사용되는 휴대형 시리얼 데이터 수신장치로는, 도2에 도시한 바와 같은 블록 구성의 것이 종래로부터 사용되고 있다. 이 수신장치는, 발진회로(oscillating circuit: 1)의 출력을 받아서 타이밍 신호를 발생하는 시스템 클럭 생성회로(system clock generating circuit: 4)와, 그 클럭 출력을 받아서 시리얼 데이터 입력단자 C에 의해 입력된 데이터에 대해서 동기를 가지고 입력을 행한다. 입력된 데이터에 대해서 ID의 조합과 오류의 검출 및 정정을 행하는, 이른바 프로토콜 코드 기능을 가지는 데이터 수신회로(3)와, 시스템 클럭 생성회로(4)로부터의 클럭을 받아서 데이터 수신회로(3)를 제어하고, 수신된 데이터를 입력처리를 행함과 동시에 외부에 대해서 수신을 알리는 마이크로 컨트롤러 회로(69)로 구성되어 있다.

발진회로(1)의 입력 및 출력단자(A, B)의 사이에는 진동자(통상은 수정진동자)가 접속된다. 발진출력은 데이터 수신회로(3)의 동기 및 처리회로를 동작시키기 위해 기본 클럭으로 사용된다. 한편 발진출력은 시스템 클럭 생성회로(4)로 입력되고, 마이크로 컨트롤러 회로(69)의 동작에 필요한 시스템 클럭으로 된다.

페이저를 예로서 설명하면, 도2에서 데이터 입력단자(C)로부터 입력된 데이터는 수신회로(3)로 입력된다. 그때, 발진회로(1)의 출력을 사용하여서 동기가 확립된다. 데이터 수신회로(3)는 ID 조합에 의해 착신을 확인하면, 마이크로 컨트롤러 회로(69)에 대해서 인터럽트를 요구하는 것과 함께, 데이터 입력을 시작한다. 입력된 데이터는 인터럽트 요구를 받아서 기동한 마이크로 컨트롤러 회로(69)로 입력되고, 필요에 따라서, 기억되기도 하고 표시되기도 한다. 또한 마이크로 컨트롤러 회로(69)는 수신시에 외부에 대해서 경보음을 발하거나, LED를 점등하기 위한 출력단자 D도 구비하고 있으며, 필요에 따라서 경보신호출력을 행한다.

이와 같이 하여, 데이터의 처리를 행하지만, 도 2의 구성예에서는 발진회로(1)의 출력이 데이터 수신회로(3)와 시스템 클럭 생성회로(4)의 양쪽에 접속되어 있으므로, 데이터 전송속도가 빨라짐에 따라, 마이크로 컨트롤러의 처리시간을 단축될 필요가 있다.

도 3은, 또한 종래의 예의 하나인데. 발진회로를 두 개 가지고 있다. 그것은 발진회로(1)와 (67)이며, 각각의 출력은 모두 클럭 절환 회로(68)로 입력된다. 클럭 절환 회로(68)는 마이크로 컨트롤러 회로(69)의 제어신호 G에 의해 제어되고, 그 출력은 시스템 클럭 생성회로(4)로 입력된다. 그 이외의 부분에 관해서는, 도 2의 예와 공통이므로, 같은 번호 또는 기호를 부여하며 설명은 생략한다. 도 3에 도시한 회로에서는, 마이크로 컨트롤러 회로(69)의 처리속도가 만족스럽지 않은 경우에는 발진회로(67)의 발진주파수를 높여서 필요에 따라 클럭을 절환할 수 있는 것에 의해 시스템 클럭을 고속으로 할 수 있다.

페이저 등에 사용되는 휴대형 시리얼 데이터 수신장치로는, 도 9에 도시한 바와 같은 클럭 구성의 것이 종래에 사용되고 있다. 이 수신장치는 기준 클럭 생성회로(17)의 출력을 주파수 분할하는 분주회로(Frequency dividing circuit: 2)와, 그 출력을 받아서 제어신호를 발생하는 제어회로(18)와, 데이터 입력단자(C)에 접속되어 분주회로(2)로부터 클럭을 받아서 동작하는 동기보정회로(5)와, 그 출력 및 분주회로(2)와 제어회로(18)의 출력을 받아서, 각각 동작하는 오류정정회로(6), 신호검출회로(7) 및 동기코드 검출회로(8)와, 분주회로(2)와 제어회로(18) 각각의 출력을 받아서 오류정정회로(6)와 어드레스 기억회로(10)의 출력을 조합하는 어드레스 비교회로(9)와, 어드레스 기억회로(10)에 접속된 제어회로(18)와 오류정정회로(6)의 출력을 받는 것과 함께 입출력단자(12)에 접속된 입출력제어회로(11)로 된다. 도 9에서 기준클럭 생성회로(17)와 분주회로(2) 이외의 모든 구성요소를 종합하여 데이터 수신회로(3)라고 호칭한다.

도 10 및 도 11에는, 도 9의 어드레스 기억회로(10)의 종래의 구성이 도시되어 있다. 도 10에는 시프트 레지스터를 사용하여 구성한 종래의 어드레스 기억회로의 예가 도시되어 있다. 첫 번째의 어드레스가 n비트로 될 때, 도면의 시프트 레지스터에 저장된다. 수신기에 할당된 어드레스는 통상 복수 개이므로, 실제로는 도면의 레지스터가 복수 개 사용될 수 있다. 이 경우, 그 입력(30)이 기입된다. 그 출력 역시 절환회로에 의해 선택되고, 어드레스 비교회로로 입력된다. n이 적은 값일 때는, 도면의 출력(31)으로부터 30 + n 까지를 동시에 비교하고, 어드레스 레지스터마다 절환시켜 순차비교를 행한다. 한편, n이 큰 값인 때에는, 우선 도면의 31에 상당하는 단자를 모두의 어드레스 레지스터에 대해서 선택하고, 어드레스 비교회로로 입력한다. 다음으로 32, 33으로 순차적으로 절환시켜서, 30 + n 까지 어드레스 비교회로로 입력한다. 또한 선택의 순차는 그 역으로 될 수도 있다.

도 11에는 래치를 사용하여 구성한 종래의 어드레스 기억회로의 예를 도시한 것이다. 도면에서 래치는 8비트의 버스라인을 매개하여 기입도 독출이 행해진다. 도면에서 어드레스의 비트 수는 18이며, 어드레스 이네이블 비트가 이에 부가된 형태로 되어있다. 어드레스 기억회로의 출력은 Q (0:18)로 하여 어드레스 비교회로로 입력된다.

또한, 전술한 바와 같이 어드레스는 보통 복수 개이므로, 도면의 회로를 복수 개 사용하여 선택기(selector)에 의해 절환시켜서 어드레스 비교회로로 입력하는 것이 된다. 절환 순번은, 전술한 바와 같이 어드레스마다로 행해지는 경우와, 복수의 어드레스의 동일한 비트마다로 행해지는 경우가 있다. 페이저 등에 사용되는 프로토콜 디코드를 위해 통신용 IC으로는, 도 13에 도시된 것이 종래로부터 사용되고 있다. 도면에서, 입력단자C로부터 입력된 신호는, 복호수단(50)으로 입력 처리되고, 데이터로 출력된다. 이 복호 처리를 프로토콜 디코드라고 부른다. 이 종래의 예에서는 복호수단(50)은 동기보정회로(5)와 그 출력을 받는 오류정정회로(6), 신호검출회로(7) 및 동기코드 검출회로(8)로 구성된다. 복호수단(50)의 출력은 통지수단(51)과 제어수단(19)으로 입력된다. 통지수단(51)에는 자신의 번호를 가진 메모리(60)가 접속되어 있고, 수신 데이터와의 일치를 검출하는 것으로 통지된다. 한편, 제어수단(19)은 외부로 타이밍 신호를 출력한다. 이 타이밍 신호는 수신기를 간헐적으로 동작시키기 위한 것이며, 배터리 절전신호라고 부른다. 또한 그 수신기에 의해 수신된 신호가 복조 검파되어서 입력단자 C로 입력되는 것이다.

도 14는 POCSAG 방식을 예로 들어, 간헐 수신 동작의 타이밍에 대해서 기재한 것이다. 도면에서, (a)는 POCSAG의 송신신호를 표시한 것이다. 최초로 송신되는 것은 프리앰블(Preamble)이라고 하는 1,0,1,0 ... 의 반복하는 패턴이며, 계속하여 동기코드(SC)가 보내진다. 동기코드와 다음 동기코드 사이의 정해진 타이밍(자기 프레임의 타이밍)에서, 자국의 번호인 어드레스(ADR)와 그에 계속하는 메시지(M)가 송신된다.

도 14의 (1)은 종래에 알려진 배터리 절전 신호이다. 도면에서, 신호레벨이"H"일 때 수신기가 동작한다. 우선 프리앰블 신호가 검출되면, 동기코드가 검출될 때까지 수신이 계속되고, 동기코드 검출 후에는 자기 프레임(self frame)과 동기코드(synchronous code)를 상호 수신한다. 그래서 자기 프레임에서 자신의 어드레스를 발견하면, 계속 메시지를 수신한다.

도14의 (2), 도 14의 (3)은, 일본특허공개 소63-13432호에 기재된 배터리 절전방법에 기초한 신호 파형이다. (2)에서는 첫 번째 동기코드가 검출된 후는, 자기 프레임만으로 동기 검출을 행한다. 또한 (3)에서는 첫 번째 동기코드가 검출된 후는 자기 프레임만으로 동기검출을 행하지만, 동기코드의 타이밍에서도 프리앰블 검출을 위한 수신을 행한다.

그러나, 도 2의 종래의 시리얼 데이터 수신장치에서는, 마이크로 컨트롤러의 처리시간을 단축하기 위해서 발진주파수를 높이는 것이 불가능하다. 왜냐하면, 그것에 의해 기준 클럭이 변화되고 데이터 수신회로의 클럭에도 변화가 생기므로, 데이터 수신회로의 타이밍 신호가 변화하기 때문이다. 따라서 데이터 수신회로에 합치하여서 발진주파수를 선택하는 것으로 되고, 그 결과로서 마이크로 컨트롤러의 처리속도가 부족하게 된다는 문제가 있다.

또한 도 3의 종래의 시리얼 데이터 수신장치에서는, 마이크로 컨트롤러의 처리시간을 단축하기 위해서 별도 발진회로를 사용하여 클럭을 절환시킬 필요가 있다. 소비전력이 증가하는 것과 동시에 소프트웨어가 번잡해지고, 비용도 불리하게 된다는 문제가 있다.

또한 도 9로부터 도 11에 도시된 종래의 시리얼 데이터 수신장치에서는, 수신하는 어드레스의 수가 증가하는 것과, 회로 규모의 증가가 현저해진다라는 문제가 있다. 예를 들면, 페이저에서는 서비스의 증가 및 다양화에 의해서 필요한 어드레스의 수가 매년 증가될 수 있다. 이 때문에, 수신기에 필요한 IC도, 당연한 것이므로 회로 규모가 증가하는 경향이 있다. 특히, 어드레스의 기억회로는 IC 중에 큰 비율을 점하고 있다.

그래서, 기능적인 품질을 저하시키는 것으로 된 IC 상에 점유하는 어드레스 기억회로의 면적을 적게 하는 것이 과제로 된다.

또한, 도 14에 도시한 종래의 이러한 수신방법에서는 이하와 같은 문제가 있다. 우선 도 14(1)에 대해서는 매회 동기코드를 검출하기 위해 소비전력이 많게 된다. 이 경우, (2) 와 (3)에서는, 동기를 가진 동작을 자기 프레임의 어드레스에 의존하고 있다. 또한 자기 프레임의 어드레스의 일치에 의해서 동기를 확인하고 있다. 이 경우 최초에 프리앰블이 송출된 후, 항상 동기코드에 의해 동기상태를 유지하면서, 필요에 따라서 메시지를 보내도록 하는 기지국이 있다면, 동기가 유지되지 못할 가능성이 있다.

본 발명은, 무선호출장치(이하, 페이저(pager)로 통칭) 등으로 대표되는 시리얼 데이터(serial data) 수신장치에 사용되는 프로토콜 디코드(protocol decode) 기능과 마이크로-제어 기능을 집적한 반도체 집적회로(이하 IC)에 관한 것이다.

또한 본 발명은, 페이저 등으로 대표되는 시리얼 데이터 수신장치에 사용되는 프로토콜 디코드 기능을 갖는 IC에 관한 것이다.

또한 본 발명은, 페이저 등으로 대표되는 시리얼 데이터 수신장치에 사용되는 프로토콜 디코드 기능을 갖는 IC와 그 배터리의 절전방법에 관한 것이다.

도 1은 본 발명의 통신용 반도체 집적회로를 사용한 시리얼 데이터 수신장치의 일 실시예를 도시한 블록도이다.

도 2는 종래의 시리얼 데이터 수신장치를 도시한 블록도이다.

도 3은 종래의 다른 시리얼 데이터 수신장치를 도시한 블록도이다.

도 4는 본 발명의 통신용 반도체 집적회로를 사용한 시리얼 데이터 수신장치의 다른 실시예를 도시한 블록도이다.

도 5는 본 발명의 통신용 반도체 집적회로를 사용한 시리얼 데이터 수신장치의 다른 실시예를 도시한 블록도이다.

도 6은, 본 발명의 통신용 반도체 집적회로를 사용한 시리얼 데이터 수신장치의 다른 실시예를 도시한 블록도이다.

도 7은, 본 발명의 통신용 반도체 집적회로에 관한 데이터 수신회로의 구성예를 도시한 블록도이다.

도 8은 본 발명의 통신용 반도체 집적회로의 실시의 형태를 도시한 블록도이다.

도 9는 종래의 통신용 반도체 집적회로를 도시한 블록도이다.

도 10은 종래의 어드레스 기억회로의 구성을 도시한 도면이다.

도 11은 종래의 어드레스 기억회로의 다른 구성을 도시한 도면이다.

도 12는 본 발명의 통신용 IC의 블록도이다.

도 13은 종래의 통신용 IC의 블록도이다.

도 14는 종래의 타이밍 신호의 출력 파형이다.

(a) 송신신호이다

(1) 종래의 타이밍 신호의 출력 파형이다.

(2) 종래의 타이밍 신호의 출력 파형이다.

(3) 종래의 타이밍 신호의 출력 파형이다.

도 15는 본 발명의 타이밍 신호의 출력 파형이다.

(a) 송신신호

(1) 본 발명에 의한 타이밍 신호의 출력 파형이다.

(2) 본 발명에 의한 타이밍 신호의 출력 파형이다.

도 16은 본 발명에 의한 통신용 IC를 사용한 수신기의 구성을 도시한 도면이다.

본 발명은 이러한 문제점을 고려한 것이며, 항상 동기를 유지하면서 송신을 행하도록 하는 기지국에 대응하는 것이 가능하고, 또한 대기 상태에서의 배터리 절전 효율을 향상시키려는 것이다.

본 발명에서는, 이러한 종래의 문제점을 개선하기 위해 발진회로의 출력을 분주회로를 통해서 데이터 수신회로로 공급하는 한편, 마이크로 컨트롤러의 시스템 클럭 생성회로로 직접 공급하도록 한다. 그래서 발진회로의 발진주파수를 X배로 하고 분주회로의 분주비(dividing ratio)를 1/X로 한다.

또한 본 발명에서는 이러한 종래의 문제점을 개선하기 위해 다른 해결수단으로서, 기준 클럭 발생원의 출력을 데이터 수신회로로 직접 공급하는 한편, 체배회로(frequency multiplying circuit)를 통하여 마이크로 컨트롤러의 시스템 클럭 생성회로로 공급하도록 한다. 그래서 체배회로의 배율을 Y로 한다.

이와 같이 구성된 통신용반도체 집적회로를 사용한 시리얼 데이터 수신장치에서는 통신의 데이터 전송속도가 고속화되어 마이크로 컨트롤러의 처리속도에 대한 상승이 요구되는 경우에도, 데이터 수신회로의 클럭에 영향을 주지 않고 마이크로 컨트롤러의 처리속도를 각각 X배 및 Y배로 증가시키는 것이 가능하다.

또한 본 발명에서는, 이러한 종래의 과제를 해결하기 위해서, 어드레스 기억회로를 듀얼 포트 램( dual port RAM )으로 구성하였다.

이렇게 구성한 어드레스 기억회로는 종래의 시프트 레지스터 또는 래치를 사용한 경우에 비해서, IC상의 면적이 현저하게 작아지게된다. 한편, 데이터의 독출이 종래의 시프트 레지스터 또는 래치를 사용한 경우와 동일한 타이밍에 행해지므로 종래와 동일한 클럭을 사용하여 동일한 기능을 실현할 수 있다.

그래서, 이러한 과제를 해결하기 위해서, 본 발명에서는, 종래의 복호수단에 기억수단을 부가하는 것에 의해서, 동기코드를 검출한다라고 기억하고, 다음 동기코드에서는 수신기를 정지시킨다. 그래서, 그 다음 동기코드에서 다시 동기를 확인한다. 거꾸로, 동기코드가 검출된 경우에도, 그것을 기억하고 바로 다음 동기코드의 타이밍에서 수신을 행하도록 하였다.

본 발명의 다양한 실시 형태를 도면을 참조하여 설명하도록 한다. 도 1은 본 발명의 제1의 실시 형태이다. 도 1에서 발진회로(1)의 단자(A)와 (B)의 사이에는, 진동자(통상 수정진동자)가 접속된다. 발진출력은, 분주회로(2)로 보내지는 것과 동시에, 시스템 클럭 발생회로(4)로 입력된다. 분주회로(2)의 출력은, 데이터 수신회로(3)로 보내진다. 데이터는 입력단자 C에 의해 데이터 수신회로(3)를 제어하여 데이터 수신회로의 각종 설정, 데이터의 수취 등을 행한다. 마이크로 컨트롤러 회로(69)의 처리속도가 만족되지 않을 때는, 발질회로(1)의 단자(A, B)에 접속한 진동자의 발진주파수를 2배로 하고, 분주회로(2)의 분주비를 1/2로 하면, 데이터 수신에는 영향이 없이 마이크로 컨트롤러 회로(69)의 처리속도를 2배로 하는 것이 가능하다.

도 4는 본 발명의 제2의 실시 형태를 도시한 것이다. 도 1의 분주회로(2)를 사용하지 않고, 그 대신에 체배회로(61)를 발진회로(1)의 출력과 시스템 클럭 생성회로(4)의 사이에 넣는 것이다. 이 체배회로(61)는 마이크로 컨트롤러 회로(69)로부터의 신호 F에 의해 제어되며 체배의 배율이 가변된다.

도 5는 본 발명의 제3의 실시예를 도시한 것이다. 기준 클럭 발생수단으로서 도 1의 발진회로(1)의 대신에 클럭 입력단자(J)를 두어서, 외부로부터 기준으로 된 클럭을 입력하는 형식으로 되어 있다. 각 부분의 동작은 도 1의 설명에 준한다.

도 6은 본 발명의 제 4의 실시 형태를 도시한 것이다. 기준 클럭 발생수단으로서 도 4의 발진회로(1)의 대신에 클럭 입력 단자(J)를 두어서, 외부로부터 기준으로 되는 클럭을 입력하는 형식으로 되어 있다, 각 부분의 동작은 도 4의 설명에 준한다.

도 7은 본 발명의 데이터수신회로(3)를 나타내는 블록도이다. 데이터 입력 단자(C)로부터의 신호는 동기보정회로(5)로 입력된다. 이 동기보정회로(5)의 출력은 신호검출회로(7) 및 오류정정회로(6)에 입력된다. 신호검출회로(7)의 출력은 제어회로(18)로 입력되고, 오류정정회로(6)의 출력은 동기코드 검출회로(8) 및 어드레스 비교회로(9)로 입력된다. 동기코드 검출회로(8)와 어드레스 비교회로(9)의 출력도 제어회로(18)에 입력된다. 한편, 제어회로(18)의 출력은 다른 모든 블록에 공급된다. 또한, 제어회로(18)는 데이터 수신 제어신호(47)를 수신하여, 수신처리 요청신호(48)를 출력한다.

오류정정회로(6), 어드레스 비교회로(9) 및 제어회로(18)는 버스 라인(49)에 각각 접속된다.

이하, 본 발명의 다른 실시예를 첨부도면을 참조하여 설명한다. 도 8은 수신기를 구성하는 본 발명에 사용하는 통신용 IC의 실시예를 도시하고 있다. 도 8에서, 기준 클럭 생성회로(17)의 출력은 분주회로(2)에 입력된다. 분주회로(2)를 경유한 클럭 신호는 제어회로(18)에 입력되며, 그 외의 회로 블록으로 송출된다. 제어회로(18)는 IC의 기능을 실현하기 위해서 IC의 각 부로 각종의 타이밍 신호를 송출한다.

데이터 입력단자(C)는 동기보정회로(5)에 접속된다. 동기보정회로(5)는 분주회로(2), 오류정정회로(6), 신호검출회로(7) 및 동기코드 검출회로(8)와 접속된다. 오류정정회로(6)는 분주회로(2) 및 제어회로(18)와 접속되며, 그 출력은 어드레스 비교회로(9) 및 입/출력 제어회로(11)에 접속된다. 또, 신호검출회로(7)는 분주회로(2) 및 제어회로(18)와 접속된다. 동기코드 검출회로(8)도 같은 방법으로 분주회로(2) 및 제어회로(18)와 접속된다. 어드레스 비교회로(9)는 오류정정회로(6), 분주회로(2), 제어회로(18) 및 선택회로(selector circuit)(13)와 접속된다. 이 선택회로(13)는 분주회로(2), 제어회로(18) 및 듀얼 포트 램(16)과 접속된다. 듀얼 포트 램(16)은 램 어드레스 디코더(14) 및 입/출력 버퍼(15)와 접속된다. 입/출력 버퍼(15)는 제어회로(18) 및 입/출력 제어회로(11)와 접속된다. 입/출력 제어회로(11)는 입/출력 단자(12), 오류정정회로(6) 및 제어회로(18)와도 접속된다.

수신된 데이터는 데이터 입/출력 단자(C)를 통해 진입하게 된다. 이때 분주회로(2)를 매개하여 얻은 클럭을 가지고, 입력된 데이터에 대해서 동기보정회로(5)에 의한 동기를 행한다. 동기에 의해 값을 확정한 데이터는 오류정정회로(6), 신호검출회로(7) 및 동기코드검출회로(8)로 각각 입력된다. 오류정정회로(6)에서는 부호화 유형에 따라 오류의 검출 및 보정이 행해진다. 신호검출회로(7)는 데이터 및 동기코드 이전에 전송된 신호를 검출한다. 신호가 검출되면, 수신은 연속되며, 동기코드는 대기하게 된다. 동기코드가 동기코드 검출회로(8)에 의해 검출되면, 수신된 신호로부터의 데이터를 출력하기 위한 준비가 완료된다.

데이터에는, 통상, 수신처(destination)의 번호가 부가된다. 이것이 어드레스라는 것으로 수신기에 각각 설정된다. 이 어드레스는 신호 수신에 앞서, 입출력 단자(12)를 통해 입력되어, 입출력 제어회로(11) 및 입출력 버퍼(15)를 매개하여 듀얼 포트 램(16)에 기록된다. 이때, 램의 어는 영역에 기록할 것인가는 램 어드레스 디코더(14)에 의해 지정된다. 어드레스는 통상 복수 개가 기록된다. 수신된 데이터에 이러한 복수의 어드레스 중 어느 하나가 부가되면 자신 앞으로 온 메시지인 것을 인식하고, 데이터를 수신한다.

어드레스 비교회로(9)는 어드레스를 검출한다. 이 어드레스 비교회로(9)에는 듀얼 포트 램(16)의 판독 데이터를 절환하기 위해 선택회로(13)의 출력이 접속되며, 이 데이터는 오류 정정된 어드레스 데이터와 비교된다. 이 비교는 신규의 데이터 비트가 지정될 때마다, 선택회로(13)를 절환함에 따라 설정된 모든 어드레스에 대하여 수행된다.

듀얼 포트 램(16)의 독출전용출력(read only output)은 래치와 같이 비동기로 독출가능하기 때문에, 새로운 클럭을 제공할 필요는 없다. 그러므로, 동일한 클럭을 사용하여 동등한 기능을 갖는 IC를 구성할 수 있게 된다.

상술한 구성에서, 오류정정회로(6), 신호검출회로(7) 및 동기코드 검출회로(8)는 데이터 입력 단자(C)로부터 입력된 데이터에 소정의 처리를 해는 신호처리회로를 구성한다.

이하, 도 1을 참조하여, 본 발명에 따른 실시예의 작동을 상세히 설명한다. 여기에는, 특히 무선호출장치 등에 사용되는 POCSAG 방식에 대응하는 수신장치를 도시하고 있다. 도면에 있어서, 발진회로(1)는, 통상 수정 진동자를 사용한 발진회로에 의해 구성한다. 발진 회로(1)의 출력은 분주회로(2)를 통해 각부의 회로에 송출되며, 동시에 제어 회로(18)에 입력된다.

데이터 입력 단자(C)로부터는 시리얼 데이터가 동기보정회로에 대해서 입력된다. 동기보정회로(5), 오류정정회로(6), 신호검출회로(7) 및 동기코드 검출회로(8)에는 분주회로(2)를 매개로 수신된 데이터 전송속도의 예를 들면 32배의 클럭이 입력된다. 이에 의해 동기 보정은 데이터 전송속도의 32분의 1의 정밀도로 수행된다. 또한, POCSAG 시스템의 경우에서, 오류 정정 및 동기코드의 검출에는 적어도 데이터 속도의 32배의 클럭이 필요하다. 오류정정회로(6)의 출력은, 어드레스 수신시에는 어드레스 비교회로(9)로 보내지며, 또한 데이터(메시지) 수신시에는 입출력 제어회로(11)로 보내진다. 어드레스 비교는 하나의 비트가 수신될 때마다, 최신의 32 비트에 대하여 수행된다. 이때 비교될 대상은 선택 회로(13)에 의해 절환된다. 따라서, 어드레스 비교회로(9) 및 선택 회로(13)에 대해서도 적어도 데이터 전송속도의 32배인 클럭이 필요하게 된다. 어드레스 비교회로(9)에 비교될 대상으로 입력된 어드레스는, 듀얼 포트 램(16)으로부터의 램 어드레스 디코더(14)에 의해 선택되어, 선택회로(13)에 입력된다. 듀얼 포트 램(16)에는 입출력 버퍼(15)를 통해 수신된 어드레스가 사전 기록되어 있다. 입출력 버퍼(15)는 제어회로(18)의 신호를 수신하여서 입출력 회로(11)와의 사이에서 데이터 교환을 실행한다. 그래서, 입출력 제어회로(11)는 제어회로(18) 및 오류정정회로(6)의 신호를 받아서, 입출력버퍼(15) 및 입출력단자(12)의 사이에서 데이터 교환을 실행한다.

선택 회로(13), 램 어드레스 디코더(14), 듀얼 포트 램(16) 및 입출력버퍼(15)로 된 어드레스 기억회로는, 어드레스 수가 6개일 때, 종래의 래치를 사용한 어드레스 기억회로에 비하여 IC 칩 상에서 약 1/3의 면적으로 된다. 어드레스 기억회로는 원래 IC칩 상에서 점유하는 면적이 크다. 따라서, 칩 크기의 삭감에 대한 효과가 크다. 또한, 클럭 주파수가 변경될 필요가 없으므로 소비 전력이 변경되지 않는다. 따라서, 본 실시예는 사양(specification)을 변경하지 않고도 비용을 절감할 수 있게 된다.

여기서는, 전술한 바와 같이 POCSAG 디코더를 예로서 설명하였지만, 본 발명은 다른 유사한 통신 시스템에도 적용될 수 있음은 물론이다.

덧붙여 말하자면, 본 도면 및 그 외의 도면에서, 신호선(signal line)으로 부여한 짧은 경사의 선은 그 신호선이 복수의 신호선으로 구성된 것을 나타내기 위한 것이다.

이하, POCSAG 신호와 관련한 본 발명의 다른 실시예를 도면을 참조하여 설명한다. 도 12는 본 발명을 사용한 통신용 IC의 일 예를 나타내고 있다. 도 12에서, 데이터 입력 단자(C)로부터 수신되어 검파된 신호가 입력된다. 이 입력된 신호는 복호수단(50)에 의해 처리된다. 우선, 동기보정회로(5)에 의해 입력 신호에 대하여 동기가 취해진다. 동기가 확립되면, 신호검출회로(7) 및 동기코드 검출회로(8)에 의해 프리앰블(preamble) 또는 동기코드를 검출한다. 프리앰블이 검출되면, 제어수단(19)은 수신을 계속하기 위해 타이밍 신호 출력 단자(K)를 통해 연속 타이밍 신호를 출력한다. 동기 코드의 검출 결과는 기억수단(52)에 의해 기억되어 제어수단(19)으로 이동되고, 타이밍 신호를 제어하는 데 사용된다. 한편, 어드레스와 메시지는 오류 정정되어, 통지수단(51)으로 입력된다. 여기에서, 어드레스 및 메시지는 메모리(60)의 내용과 비교되고, 일치가 검출되면, 통지가 이루어진다.

수신은 통상, 간헐적으로 수행된다. 본 발명에 따르면, 프리앰블이 검출된 후의 타이밍 신호의 파형의 일 예는 도 15의 (1)에 도시된 바와 같이 된다. 도 15의 (1)에서, 동기코드는 일회씩 건너서 수신된다. 이것은 모든 동기코드가 전체적으로 정상 수신되는 하나의 예이다. 이에 따라, 리시버의 배터리 절전 효율이 증대된다. 통상적으로 이 프리앰블은 동기코드의 인터벌보다 더 길기 때문에, 이렇게 하더라도 새롭게 송신된 프리앰블의 수신하여 놓치는 일은 없다. 도 15의 (2)에는 본 발명의 타이밍 신호의 파형의 다른 예를 나타내고 있다. 이 경우, 제3 동기코드를 수신하는 데 실패하기 때문에, 다음의 동기코드를 수신한 것이다. 이렇게 해서도 동기코드가 검출되지 않는 경우에는, 전송이 종료한 것으로 판단할 수 있다.

또한, 여기에서는, 비록 복호수단을 회로 블록의 조합에 의해 구성하였지만, 소프트웨어 등에 의해 형성될 수 있음은 물론이다.

다음에, 본 발명을 도면을 참조하여 상세히 설명한다. 도 1에는 본 발명에 따른 통신용 반도체 집적회로의 제1실시예가 블록도에 의해 도시되어 있다. 도면에서, 발진회로(1)의 입/출력 단자(A 및 B) 사이에는 발진자(수정 진동자 등)가 접속된다. 본 실시예서는 76.8 kHz의 발진 주파수를 가지는 수정 진동자가 사용된다. 기준 클럭 발생수단으로서의 발진 회로(1)로부터 출력된 76.8 kHz의 신호는, 분주회로(2) 및 시스템 클럭 발생회로(4)로 각각 입력된다. 이 분주회로(2)는 데이터 수신회로(3)에 필요한 다양한 주파수 신호를 공급한다. 본 실시예에서는, 데이터 수신이 2400 bps에서 실행되기 때문에, 기준 신호로서의 2.4 kHz와 수신된 데이터를 처리하기 위한 38.4 kHz를 데이터 수신회로(3)로 공급하고 있다. 분주회로(2)는 마이크로 컨트롤러 회로(69)의 제어 신호(E)(도시하지 않음)에 의해 제어되고 있다. 이 제어 신호(E)에 대해서는 후술한다.

데이터 수신회로(3)도 역시 마이크로 컨트롤러 회로(69)에 의해 제어되며 단자 (C)에 의해 데이터가 입력된다. 입력된 데이터는 마이크로 컨트롤러 회로(69)로 읽혀지며 착신신호의 출력과 함께 저장되기도 하고 표시되기도 한다. 이러한 착신신호와 표시출력은 통합되어 단자(D)에 의해 표시된다. 시스템클럭 생성회로(4)의 출력은 마이크로 컨트롤러 회로(69)에 입력되며 그 시스템을 작동시키는데 이용된다. 본 실시예에서 시스템클럭 생성회로(4)에 의해 생성된 클럭의 주파수는 76.8 kHz이다. 즉, 마이크로 컨트롤러 회로(69)의 시스템클럭 주파수는 76.8 kHz가 된다.

만일, 고도의 처리를 요하는 페이저에 본 발명의 통신용 반도체 집적회로를 사용하는 경우 상기의 동작 조건에서는 마이크로 컨트롤러 회로(69)의 처리속도가 부족하게 될 수도 있다. 이러한 경우에는 발진자의 발진주파수를 153.6 kHz의 두 배로 한다. 그리고 분주회로(2)를 제어신호(E)로 제어하여 이전보다 1단(1/2 분주)을 더 추가적으로 분주한다. 그 결과 데이터 수신회로(3)는 2400 bps 로 데이터를 수신할 수 있기 때문에 데이터 수신 동작에는 어떠한 영향도 주지 않으면서 마이크로 컨트롤러 회로(69)의 시스템클럭이 153.6 kHz의 배로 되어 데이터 처리 능력이 2배가 된다. 제어신호(E)는 마이크로 컨트롤러 회로(69)의 프로그램에 의해 결정되기 때문에 매 제품마다 설정된다. 본 실시예에서는 발진회로(1)의 발진 주파수를 2배로 하였으나 본 발명이 이에 한정되는 것은 아니다.

또한 본 실시예에서 시스템클럭 생성회로(4) 및 분주회로(2)의 입력이 발진회로(1)의 출력에 직접 접속되어 있지만 발진회로(1)의 출력을 분주한 것을 입력할 수도 있다.

상기로부터 명백한 바와 같이 본 발명 통신용 반도체 집적회로는 보급형 페이저로부터 고기능 페이저에 이르기까지 동일한 반도체 집적회로로서 적용가능 하다.

도 4 에는 본 발명에 따른 통신용 반도체 집적회로의 제 2 실시예가 블록도에 의해 표시되어 있다. 그림에서 발진회로(1)의 입출력단자(A) 및 (B) 사이에는 발진자(수정진동자 등)가 접속된다. 본 실시예에 있어서 발진자의 발진주파수는 38.4 kHz 이다. 기준클럭 발생수단인 발진회로 (1)의 출력은 체배회로(61) 및 데이터 수신회로(3)에 각각 입력된다. 체배회로(61)는 마이크로 컨트롤러(69)의 제어신호(F)에 의해 제어되고 그 출력은 시스템클럭 생성회로(4)에 입력된다. 본 실시예에서 체배회로(61)의 체배수는 제어신호(F)에 의해 2배로 설정되어 있다. 따라서 시스템클럭 생성회로(4)에는 76.8 kHz의 신호가 입력되고 마이크로 컨트롤러 회로(69)의 시스템클럭으로서 76.8 kHz의 시스템클럭을 제공한다.

데이터 수신회로(3)도 역시 마이크로 컨트롤러 회로(69)에 의해 제어되며 데이터는 단자(C)를 통해 입력된다. 본 실시예의 경우 데이터 수신회로(3)에 필요한 주파수 신호는 입력된 38.4 kHz를 기준으로 하여 데이터 수신회로(3)의 내부에서 생성된다. 물론 이 신호는 발진회로(1)와 데이터 수신회로(3)간에 생성할 수 있음은 말할 나위도 없다. 입력된 데이터는 마이크로 컨트롤러 회로(69)로 읽혀지고 착신신호의 출력과 함께 저장되거나 표시된다. 이러한 착신신호와 표시출력은 통합되어 단자(D)에 의해 표시된다. 시스템클럭 생성회로(4)의 출력인 76.8 kHz의 신호는 마이크로 컨트롤러 회로(69)에 입력되며 그 시스템을 작동하는데 이용된다.

만일 , 고도의 처리를 필요로 하는 페이저에 본 발명 통신용 반도체 집적회로를 사용하는 경우 상기의 동작 조건에서는 마이크로 컨트롤러 회로(69)의 처리속도가 부족해 질 수도 있다. 이러한 경우 발진자의 발진 주파수 38.4 kHz는 그대로인 체로 체배회로(61)에 의해 발진출력의 4배의 주파수인 153.6 kHz를 가진 클럭이 생성된다. 그 결과 데이터 수신회로(3)에 어떠한 영향도 미치지 않으면서 마이크로 컨트롤러 회로(69)의 데이터 처리 능력이 2배로 된다. 본 실시예의 경우 발진회로 (1)의 발진 주파수를 76.8 kHz, 체배회로(61)의 체배수를 1배로 해 두었으나 고속 처리를 행하는 페이저에 사용하는 경우에 체배회로(61)의 체배수를 2배로 할 수도 있다.

상기로부터 분명한 바와 같이 본 발명 통신용 반도체 집적회로는 보급형 페이저로부터 고기능 페이저에 이르기까지 동일한 반도체 집적회로로 적용 가능하다.

도 5 에는 본 발명에 근거한 통신용 반도체 집적회로의 제 3 실시예가 블록도에 의해 표시되어 있다. 그림에 있어서 클럭입력단자(J)는 분주회로(2)와 시스템클럭 생성회로(4)에 접속되어 있다. 클럭입력단자(J)로부터 입력된 기준 클럭은 시스템 클럭 생성회로(4)에 입력되며 마이크로 컨트롤러 회로(69)의 시스템 클럭을 만드는 한편 분주회로(2)에 의해 분주되어 데이터 수신회로(3)에 입력된다. 본 실시예에서 단자(J)로부터 입력된 클럭의 주파수는 76.8 kHz 이다.

고기능 페이저에 본 발명 통신용 반도체 집적회로를 사용하는 경우는 제 1 실시예와 같이 클럭입력단자(J)로부터 입력된 클럭의 주파수를 153.6 kHz의 2배로 하고 데이터 수신회로(3)에 입력되는 분주회로(2)의 출력은 1단을 더 분주한 신호를 사용한다. 그 외는 도 1과 동등하므로 같은 부호를 부여하였으며 그 상세한 설명은 생략한다.

도 6에는 본 발명에 근거한 통신용 반도체 집적회로의 제 4의 실시예가 블록도에 의해 표시된다. 그림에 있어서 클럭입력단자(J)는 체배회로(61)와 시스템클럭 생성회로(4)에 접속되어 있다. 클럭입력단자(J)로부터 입력된 기준 클럭은 데이터 수신회로(3)에 입력되는 한편 체배회로(61)에 의해 체배된 후 시스템클럭 입력회로(4)에 입력되어 마이크로 컨트롤러 회로(69)의 시스템클럭을 만든다. 본 실시예에서 클럭입력단자(J)에 입력된 클럭의 주파수는 38.4 kHz이고 체배회로(61)의 체배수는 2배이다.

고기능 페이저에 본 발명 통신용 집적회로를 사용하는 경우 제 2 실시예와 유사하게 클럭입력단자(J)로부터 입력된 클럭의 주파수를 변경하지 않은 채 38.4 kHz로 그대로 하고 체배회로(61)의 체배수를 4배로 하여 사용한다. 그 외는 도4와 동등하므로 동일한 부호를 붙이며 그 상세한 설명은 생략한다.

도 7 에서는 본 발명에 근거한 통신용 반도체 집적회로에 이용되는 데이터 수신회로의 구성이 블록도에 의해 표시되어 있다.

이하, 페이저를 예로 도면에 근거해서 그 작동을 설명한다. 데이터 입력단자(C)로부터 입력된 시리얼 데이터에 대해서 동기보정회로(5)에 의해 동기가 확립된다. 이와 같이 해서 입력된 데이터는 우선 신호검출회로(7) 및 동기코드 검출회로(8)에 의해 특정 코드(각각의 프리앰블 및 동기코드)와 비교되어 검출된다. 통상 신호검출회로(7)에 의해 우선 프리앰블이 검출된다. 그러면 신호검출회로(7)는 제어회로(18)에 신호를 보낸다. 그러면 제어회로(18)에 의해 계속해서 데이터가 입력된다. 계속해서 동기코드 검출회로(8)에 의해 동기코드가 검출되면 동기가 확립된다. 그러면 미리 정해진 타임 슬롯에 수신된 어드레스 코드의 검출이 어드레스 코드 검출회로(9)에 의해 행해진다. 어드레스 코드가 검출되면 이어서 메시지가 입력된다. 메시지가 수신되면 우선 오류정정회로(6)에 의해 정정된다. 정정된 메시지 데이터는 오류에 관한 정보와 함께 버스라인(49)을 통해서 외부에 송출된다. 제어회로(18)는 데이터 수신 제어신호(47)에 의해 제어되는 것과 동시에 수신처리 요구신호(48)를 출력한다. 데이터 수신 제어신호(47)는 수신을 위해 제어 데이터의 속도에 맞춰진 클럭신호와 마이크로 컨트롤러로부터의 제어신호를 포함한다. 또한 수신처리 요구신호(48)는 데이터 수신시에 마이크로 컨트롤러에 대해서 요구하는 개입중단 신호와 수신상태나 수신신호등의 품질 등을 모니터 하기 위한 신호를 포함한다.

이하 도면에 근거해서 본 발명을 상세히 설명한다. 여기서는 특히 POCSAG 신호를 수신하는 무선호출 수신기에 대해서 설명한다. 도 16은 본 발명에 의한 통신용 IC를 이용한 수신기의 구성도이다. 그림에 있어서 송신기로부터 발신된 POCSAG 신호는 안테나(56)를 통해서 수신수단(54)에 의해 수신되고 검파된다. 검파된 신호는 통신용 IC(55)의 데이터 입력단자(C)로부터 입력된다. 데이터 입력단자(C)는 복호수단(50)에 접속되어 있고 필요한 메시지는 POCSAG 신호로부터 추출되어 통지수단(51)에 보내진다. 통지수단(51)은 메모리(60)에 기입된 수신기 자신의 어드레스를 복호수단(50)의 출력과 비교하여 일치하면 그것을 외부에 알린다. 구체적으로 예를 들면 전기신호를 이용한 음, 광, 진동 등을 출력한다.

복호수단(50)은 POCSAG 신호 중에서 프리앰블과 동기코드를 검출하고 오류정정을 행한다. 동기코드를 수신하면 기억수단(52)에 그 검출과 비검출을 행한다. 그리고 그 정보가 제어수단(19)에 입력되어 수신수단(54)이 간헐적인 수신을 하도록 타이밍 신호를 제어한다.

도 15의 (1) 및 (2)는 본 발명에 관한 타이밍 신호의 파형을 기록한 것이다.

신호가 "H" 레벨일 때 수신수단(54)은 작동상태에 있게된다. 도 15 의 (1)에서는 우선 프리앰블이 검출되면 이어서 동기코드가 올 때까지 수신을 계속한다. 동기코드가 검출되면 다음으로 자기 프레임(self frame)이 수신되고 그 다음의 동기코드는 수신하지 않는다. 그리고 다시 자기 프레임을 수신하면 다음의 동기코드를 수신한다. 여기서 무사히 동기코드가 검출되면 그로부터 2번째의 동기코드를 수신한다. 즉 동기코드는 한 개씩 걸러서 검출된다. 도중에 동기코드를 수신할 수 없는 때에는 도 15의 (2)와 같이 그 직후의 코드로 재 동기를 행한다.

타이밍 신호는 대표적인 것 하나에 대해서 도시하였지만 수신수단의 구성에 따라서는 복수의 신호가 필요하다. 그 때문에 블록도에서는 타이밍 신호 출력단자(K)의 신호선에 짧은 사선을 첨가하여 복수인 것을 표시했다.

또한 동기코드의 수신 주파수는 본 실시예에서와 같이 한 개씩 걸러서 수신되도록 한정되는 것은 아니고 소정의 주파수로 동기코드를 수신하도록 구성하는 것도 본 발명에 포함된다.

본 발명에 의하면 이상 설명한 바와 같이 시리얼 데이터가 수신될 때 공통의 발진회로를 이용하고, 데이터 수신회로와 그것을 제어하는 마이크로 컨트롤러를 독립된 클럭으로 제어함으로써 데이터 속도나 데이터 처리의 부하 변동에 용이하게 대응할 수 있게 된다. 즉, 동일한 통신용반도체 집적회로를 이용하여 보급형 사양으로부터 고기능 사양에 이르기까지 적응 가능하게 된다.

또한 본 발명에 의하면 이상 설명한 바와 같이 어드레스 기억회로에 듀얼포트 램을 이용함으로써 필요한 클럭 주파수에 영향을 미치지 않고 적은 칩 비용으로 유사한 기능을 실현하는 것이 가능하다.

이상 설명한 바와 같이 본 발명에서는 동기 상태를 모니터 하면서 통상의 수신에 거의 영향을 미치지 않고 수신기의 소비전력을 저하시킬 수 있다. 또한 본 발명에서는 동기상태에서의 수신기의 소비전력을 경감함으로써 전지의 수명을 연장시킬 수 있을 뿐만 아니라 항상 동기를 취한 체로 송신을 하는 송신기에 대해서도 대응할 수 있다.

또한 집적회로화 함으로써 그러한 수신 시스템의 설계가 용이하게 된다.

Claims (11)

1. 기준 클럭 발생수단(1,17)과, 이 기준 클럭 발생수단(1,17)에 접속된 시스템클럭 생성회로(4) 및 분주회로(2)와, 상기 시스템 클럭 생성회로(4)에 접속된 마이크로 컨트롤러회로(69)와, 상기 분주회로(2)에 접속된 데이터 수신회로(3)로 이루어진 것을 특징으로 하는 통신용 반도체 집적회로.
2. 제 1항에 있어서, 상기 분주회로(2)의 분주비가 상기 마이크로 컨트롤러 회로(69)에 의해 제어되는 것을 특징으로 하는 통신용 반도체 집적회로.
3. 제 2항에 있어서, 상기 데이터 수신회로(3)가 동기보정회로(5)와 그 외의 부분으로 이루어지고, 적어도 상기 동기보정회로(5)가 상기 분주 회로(2)의 클럭 출력을 받는 것을 특징으로 하는 통신용 반도체 집적회로.
4. 기준클럭 발생수단(1,17)과, 이 기준클럭 발생수단(1,17)에 접속된 체배회로(61) 및 데이터 수신회로(3)와, 상기 체배회로(61)에 접속된 시스템 클럭 생성회로(4)와, 상기 시스템 클럭 생성회로(4)에 접속된 마이크로 컨트롤러 회로(69)로 이루어진 것을 특징으로 하는 통신용 반도체 집적회로.
5. 제 4항에 있어서, 상기 체배회로(61)의 체배비가 상기 마이크로 컨트롤러 회로(69)에 의해 제어되는 것을 특징으로 하는 통신용 반도체 집적회로.
6. 제5항에 있어서, 상기 데이터 수신회로(3)가 동기보정회로(5)와 그외의 부분으로 이루어지고, 적어도 상기 동기보정회로(5)가 상기 기준클럭 발생수단(1,17)의 클럭 출력을 받는 것을 특징으로 하는 통신용 반도체 집적회로.
7. 기준클럭 발생회로(1,17)와, 상기 기준클럭 발생회로(1,17)에 접속된 분주회로(2)와, 상기 분주회로(2)에 접속된 제어회로(18)와, 상기 분주회로(2)에 접속된 동시에 입력단자로부터 입력된 데이터를 받아 처리를 행하는 신호처리회로와, 상기 신호처리회로의 출력에 접속된 상기 제어회로(18)에 의해 제어되는 어드레스 비교회로(9)와, 상기 어드레스 비교회로(9)에 설정 어드레스를 출력하는 어드레스 기억회로(10)와, 상기 제어회로(18)와 상기 신호처리회로의 출력과 상기 어드레스 기억회로(10)에 접속되어, 외부 단자로 처리된 데이터를 출력하는 동시에, 상기 어드레스 기억회로(10)로 어드레스 데이터를 입력하는 입출력 제어회로(11)로 이루어지고, 상기 어드레스 기억회로(10)가 듀얼 포트 램(16)에 의해 구성된 것을 특징으로 하는 통신용 반도체 집적회로.
8. 제 7항에 있어서, 상기 신호처리회로는 상기 입력단자에 접속된 동기보정회로(5)와, 상기 동기보정회로(5)의 출력을 받는 동시에 상기 분주회로(2)와 상기 제어회로(18)에 각각 접속된 오류정정회로(6), 신호검출회로(7) 및 동기코드 검출회로(8)로 이루어진 것을 특징으로 하는 통신용 반도체 집적회로.
9. 통신 채널을 통해 송신된 신호를 수신, 복조하여 얻어진 신호를 입력하는 입력단자와, 상기 입력단자로부터 수신된 부호화 신호를 복호하는 복호수단(50)과, 자국(自局)의 호출번호를 저장한 메모리(60)와, 상기 복호수단(5)과 상기 메모리(60)에 전기적으로 접속되어 복호된 신호와 자국의 호출번호가 일치한 것을 검출한 때에 자국에 대한 호출이 있다는 것을 알리는 통지수단(51)과, 주기적으로 송신된 동기신호를 수신한 때마다 그 검출 유무를 기억하는 기억수단(52)과 , 외부의 수신수단(54)에 대해서 간헐적으로 전력을 공급하기 위해 타이밍 신호를 출력하는 제어수단(19)으로 이루어지고, 상기 제어수단(19)은 상기 동기신호의 타이밍에서의 수신동작을 상기 기억수단(52)의 기억에 근거해서 제어하는 것을 특징으로 하는 통신용 반도체 집적회로.
10. 주기적으로 송신된 동기신호를 검출하면 소정의 회수만큼 동기신호의 타이밍에서는 수신수단(54)에 전력을 공급하기 위한 타이밍신호를 출력하지 않고, 이 소정의 회수 후의 다음 동기신호 타이밍에서 재동기를 위해서, 수신수단(54)으로 전력을 공급하기 위한 타이밍 신호를 출력하고, 주기적으로 송신된 동기신호를 검출한 후 재동기에 실패하면 그 다음 동기신호의 타이밍에서 재동기를 위해서 상기 타이밍 신호를 출력하는 것을 특징으로 하는 통신용 반도체 집적회로의 배터리 절전 방법.
11. 주기적으로 송신된 신호를 검출하면 이 동기신호의 다음 동기신호 타이밍에서 수신수단(54)으로 전력을 공급하기 위한 타이밍 신호를 출력하지 않고, 그 다음 동기신호의 타이밍에서 재동기를 위해 수신 수단(54)으로 전력을 공급하기 위한 타이밍 신호를 출력하고, 주기적으로 송신된 신호를 검출한 후 재동기에 실패하면 그 다음 동기신호 타이밍에서 재동기를 위해서 상기 타이밍 신호를 출력하는 것을 특징으로 하는 통신용 반도체 집적회로의 배터리 절전 방법.