JPH0555278A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0555278A
JPH0555278A JP3211207A JP21120791A JPH0555278A JP H0555278 A JPH0555278 A JP H0555278A JP 3211207 A JP3211207 A JP 3211207A JP 21120791 A JP21120791 A JP 21120791A JP H0555278 A JPH0555278 A JP H0555278A
Authority
JP
Japan
Prior art keywords
semiconductor device
semiconductor
semiconductor wafer
thickness
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3211207A
Other languages
English (en)
Other versions
JP3128878B2 (ja
Inventor
Tomonori Nishino
友規 西野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=16602112&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JPH0555278(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP03211207A priority Critical patent/JP3128878B2/ja
Publication of JPH0555278A publication Critical patent/JPH0555278A/ja
Application granted granted Critical
Publication of JP3128878B2 publication Critical patent/JP3128878B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Dicing (AREA)

Abstract

(57)【要約】 【目的】半導体チップそのものの厚みを半導体ウエハの
大きさによらず薄くさせながら、製造工程における半導
体チップの取り扱い作業性を向上させ、かつ、小型、薄
型の半導体装置を得る。 【構成】樹脂膜３を保護強化板としながら半導体ウエハ
１を薄くし、かつ、半導体チップ２上の樹脂膜３から突
起電極５を突出させて外部接続端子とし、樹脂膜３の大
きさを半導体チップ２と同一になるように切断する。 【効果】高信頼性で取り扱い容易な、小型、薄型の半導
体装置が得られる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体チップのパッド電
極膜上に形成された突起電極先端部を外部接続端子とな
す半導体装置に関する。
【０００２】
【従来の技術】一般にパターン形成が完了した半導体ウ
エハは裏面研削法を用いて所定の厚みに研削される。こ
の裏面研削法は、保護フィルムとなる塩化ビニールなど
を基材とする軟質性フィルムを半導体ウエハのパターン
面に貼り付け、軟質フィルム上から半導体ウエハを均一
に加圧して回転させながら、ダイヤモンド粒が樹脂中に
練入された粒石により半導体ウエハ裏面を研削、除去す
るものである。
【０００３】そして研削された半導体ウエハのスクライ
ブラインを切断して個々の半導体チップに分割し、半導
体チップと外部端子リードとをボンディングワイヤある
いはＴＡＢリードなどを介して相互に電気的に接合さ
せ、樹脂封止後に外部端子リードを加工形成させるとい
うものが一般的な技術であった。
【０００４】また、半導体ウエハ上にＡｕバンプなどの
突起電極を形成させるには、前記裏面研削法による半導
体ウエハ裏面を研削し、除去する前もしくは後に、Ｃｒ
などのバリア金属膜を形成して、Ａｕ電解メッキ法によ
りＡｕバンプを選択的に形成させていた。
【０００５】
【発明が解決しようとする課題】半導体装置は、コンピ
ュータ、ワークステーション、パーソナルコンピュー
タ、ワードプロセッサ、携帯電話、小型携帯カムコーダ
などのあらゆる機器に多量に搭載されている。近年、こ
れらの機器の小型化、軽量化の進展は著しく、また、今
後これらの機器の小型化、軽量化そして高性能化、高機
能化はさらに進むことから、これらの機器に搭載される
半導体装置の小型化、薄形化、高信頼性化への要求は、
半導体素子の高集積化、高機能化という要求と合わせて
加速度的に増大していくものと予測される。しかしなが
ら、半導体ウエハの大口径化の進展にともない従来の裏
面研削法による半導体ウエハ厚の加工には、ハンドリン
グ時もしくは研削時の半導体ウエハの破損防止という制
約により厚みを薄くすることに限界が生じ、この結果、
半導体装置に収納する半導体チップが厚くなり、半導体
装置の薄形化ひいては機器の薄形化を阻害する要因とな
っている。さらに、半導体ウエハは裏面研削時のＡｕバ
ンプへの荷重集中による半導体ウエハの破損を回避する
ために、Ａｕバンプの形成を裏面研削後に行っているの
が一般的であり、Ａｕバンプを形成した後に裏面研削を
行うことは、荷重の局部集中による半導体ウエハの破損
を回避することを考慮すると、非常な困難さを伴うおそ
れがあった。
【０００６】一方、機器内での半導体装置が占める実装
面積は、半導体素子の高集積化、高機能化にともない増
大する方向にあり、特に、従来の半導体装置の内側はボ
ンディングワイヤ、インナーリードなどの電気的導通経
路を必要とし、かつ、半導体装置の外側には接合を得る
ためのアウターリードを必要とするために本質的に実装
面積は大きくなり、さらには、樹脂厚みと半導体チップ
厚みからなる実装高さも高くなり、これらのことが半導
体装置の小型化、軽量化を阻害し、ひいては、機器の小
型化、軽量化を阻害する要因となっていた。
【０００７】さらに、研削後に分割される半導体チップ
の素子面は外部からのわずかな力により簡単に損傷を受
けやすく、組立工程や実装工程における半導体チップの
ハンドリングや装置条件の設定には細心の注意が必要で
あった。
【０００８】本発明は、半導体ウエハを裏面研削により
薄く加工しても半導体ウエハ破損が生じないようにする
ことと同時に半導体チップの素子面への損傷が生じない
ようにすること、そして、２次元的な電気的導通経路を
最小にして実装面積を小さくし、かつ、樹脂厚みおよび
半導体チップ厚みを最小にして実装高さを小さくするこ
とを目的としている。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
前述のような課題を解決するものであって、その概要を
説明すればつぎの通りである。すなわち、外部接続端子
となる突起電極を埋設した樹脂部を保護強化板としなが
ら半導体ウエハ裏面部を研削して半導体ウエハを薄く
し、この樹脂部から突起電極先端部および半導体ウエハ
のスクライブラインを露出させた後に樹脂部最表面の主
部およびスクライブライン部表面に絶縁保護強化膜を形
成してからスクライブラインを切断して半導体装置を構
成させ、そして、この半導体装置上部の樹脂部の上面か
ら突設された突起電極が外部接続端子として電気的かつ
機械的接合を得るように構成したものである。
【００１０】
【作用】前述の手段によれば、半導体ウエハを裏面研削
により薄く加工しても半導体ウエハ上に形成された樹脂
部が保護強化板として機能するために、裏面研削中およ
びハンドリング時の半導体ウエハ破損を回避できると同
時に、組立工程や実装工程におけるベア状態での半導体
チップのハンドリングはなくなり、半導体チップの素子
面への損傷も回避できる。また、半導体装置上部の樹脂
部の大きさと半導体チップの大きさをほぼ同一となるよ
うにし、前記半導体装置の上部に形成された樹脂部の上
面から外部接続端子となる突起電極を突設することによ
り、容易に２次元的な電気的導通経路を最小にし、か
つ、樹脂厚みおよび半導体チップ厚みを薄くさせた小
型、薄型の半導体装置を形成することができる。
【００１１】
【実施例】本発明の第１の実施例を図１および図２にも
とづいて説明する。図１は本発明の第１の実施例の半導
体装置を示す斜視図であり、図２は第１の実施例の半導
体装置の製造方法について説明する断面図である。図１
は表面に樹脂膜３および突起電極５を形成した半導体ウ
エハ１を個々の半導体チップ２の大きさに切断した状態
を示しており、切断前において表面に樹脂膜３を形成し
た状態で半導体ウエハ１の裏面を裏面研削法を用いて鏡
面状に研削を行って、半導体ウエハ１の厚みを薄く加工
した後、スクライブライン４をダイシングブレードを用
いて切断している。この半導体ウエハ１の裏面の研削
は、裏面研削前に半導体ウエハ１の表面に樹脂膜３を形
成させることにより、樹脂膜３を保護強化板として機能
させ、６インチ径の半導体ウエハ１であればウエハプロ
セス加工時の厚みが約０．６ｍｍのものが裏面研削法に
より０．３５ｍｍ〜０．４ｍｍ程度まで半導体ウエハ１
の厚みを薄く加工でき、８インチ径の半導体ウエハ１で
あってもウエハプロセス加工時の厚みが０．７ｍｍ程度
のものが同様に０．４ｍｍ〜０．５ｍｍ程度まで半導体
ウエハ１の厚みを薄く加工できる。このことにより、半
導体ウエハ１の厚み、すなわち、半導体ウエハ１の大き
さ如何に関わらず半導体ウエハ１の厚みを薄く加工する
とができる。ここで、この樹脂膜３を形成する樹脂材料
には、例えば低応力、高耐熱性を有するポリイミド樹脂
を用いており、樹脂部の形成方法には一般によく用いら
れているポリイミド樹脂をスピンコーティングした後に
熱硬化させる方法を用いている。また所定の樹脂膜厚を
得るためには、スピンコーティングを繰り返すことによ
り容易に得られる。なお、半導体ウエハ１の表面に形成
される樹脂膜３の樹脂材料としては、前述のようなポリ
イミド樹脂の代わりに、低応力、低収縮性を有するエポ
キシ系の樹脂を用いることも可能であり、所定の樹脂膜
３の厚みはスキージ印刷法を用いることにより容易に得
ることができ、この結果、樹脂膜３の保護強化板として
の機能はさらに向上することになる。
【００１２】本発明の第１の実施例の半導体装置の製造
方法を図２にもとづいて説明する。まず、第１の工程で
は図２Ａに示すように、パターンが形成された０．６ｍ
ｍ程度の厚みを有する半導体ウエハ１の電極パッド上
に、クロム薄膜を介して電解メッキ法により選択的にＡ
ｕメッキを施し、円柱状の突起電極５を約１００μｍの
高さで形成する。つぎに、第２の工程では図２Ｂに示す
ように、半導体ウエハ１上に突起電極５の上端部を覆う
程度の厚みで樹脂膜３を形成する。そして、第３の工程
では図２Ｃに示すように、この樹脂膜３を保護強化板お
よび接着剤として半導体ウエハ１の裏面を裏面研削法に
より研削し半導体ウエハ１の厚みを０．４ｍｍ程度とな
るように薄く加工する。第４の工程では図２Ｄに示すよ
うに、半導体ウエハ１の上部に設けられた樹脂膜３の上
面を軽くエッチングし、突起電極５の上端部を露出させ
る。 第５の工程では図２Ｅに示すように、ダイシング
ブレードにてスクライブライン４の樹脂膜３を削り取
り、高温乾燥後、プラズマＣＶＤ法によりシリコンナイ
トライド膜６を突起電極５の上端部を除いて選択的に形
成させる。最後に、第６の工程では図２Ｆに示すよう
に、ダイシング用粘着性テープ（図示せず）にこの半導
体ウエハ１を貼り、スクライブライン４で半導体ウエハ
１を完全にダイシングブレードにて削りとり、１個１個
の半導体チップ２に分離する。なお、スクライブライン
４の樹脂膜３を取り除くためには、第５の工程で説明し
たような物理的な方法だけではなく、化学的エッチング
による方法も可能である。一方、シリコンナイトライド
膜６の形成は、絶縁強化保護としての機能は若干低下す
るが、樹脂膜３の軽いエッチング直後に行うことも可能
である。
【００１３】さらに、図１において前述のように個々の
半導体チップ２の大きさに切り出された半導体装置は、
既に説明した通り裏面研削を施されて薄くなった半導体
チップ２の上面に樹脂膜３が形成されており、この樹脂
膜３の上面からは半導体チップ２のパッド電極に対して
垂直に形成された円柱状の突起電極５の先端部が突出し
ており、その突起電極５は電解メッキ法を用いて形成さ
れたＡｕ電極であり、その高さは８０μｍ〜１００μｍ
である。ただし、この突起電極５の形状は、円柱状であ
っても良いし、角柱状であっても良い。一方、この突起
電極５の突出量は、突起電極５の高さ、樹脂膜３の厚
み、そして、接合安定性から決定され、第１の実施例で
は２０μｍ程度を突出させている。また、第１の実施例
では、半導体チップ２の側面がダイシングされた状態で
露出しており、同様にその裏面が研削された状態で露出
している。さらに、図１では特に図示してはいないが、
これら半導体チップ２の側面、裏面および突起電極５表
面を除いた樹脂膜３最表面には半導体装置としての信頼
性を高めるためのシリコンナイトライド膜６がプラズマ
ＣＶＤ法により２００℃〜２５０℃の比較的低温で１μ
ｍ程度形成され、樹脂膜３への水分吸湿による半導体装
置の信頼性低下を防ぐ絶縁強化保護膜としている。
【００１４】本発明の第１の実施例の半導体装置を種々
の実装形態に適合できることを示すプリント配線板への
接合方法を図３にもとづいて説明する。図３は、図１に
示した本発明の第１の実施例の半導体装置のプリント配
線板への接合方法を示す断面図である。図３Ａにしめす
ように、フットパターン８が形成されたプリント配線板
７へ半導体装置が直接フェイスダウンボンディングされ
ており、フットパターン８上に予め設けられたＡｕバン
プ９と半導体チップ２の突起電極５が熱圧着により合金
接合されている。またこの合金接合部を含めた半導体装
置の信頼性を高めるために、半導体装置の周縁部をエポ
キシ系の封止樹脂１０をポッティング法で封止してい
る。図３Ｂに示すように、図３Ａに示した半導体装置の
裏面に高熱伝導性のシリコン系接着剤１１を塗布し、放
熱板１２となるＡｌ合金板を貼付け、半導体装置からの
放熱性を積極的に向上させている。図３Ｃは、半導体装
置に形成された突起電極５のピッチが微細な場合につい
ての実施例であり、通常のテープキャリア方式のＴＡＢ
テープと半導体チップ２との接合方法と全く同一な方法
で、第１の実施例の半導体装置とＴＡＢテープ１３とを
突起電極５を介して接合させ、そして、このＴＡＢテー
プ１３のリードの終端部とプリント配線板７上のフット
パターン８とを半田接合法を用いて接合させ、この半田
接合部を含む半導体装置の周縁部を図３Ａ，図３Ｂと同
様にエポキシ系の封止樹脂１０でポッティング法により
封止させた例である。図３Ｄは、図３Ｃで説明した半導
体装置裏面に高熱伝導性のシリコン系接着剤１１を塗布
し、放熱板１２となるＡｌ合金板を貼り付け、半導体装
置からの放熱性を向上させている。
【００１５】次に、本発明の第２の実施例を図４にもと
づいて説明する。図４Ａは、本発明の第２の実施例の半
導体装置を示す斜視図であり、図４Ｂは図４Ａの側面図
を示している。図４Ａ、図４Ｂに示すように、裏面研削
により薄く加工された半導体チップ２上に２つの異なる
高さを有した突起電極５が千鳥状に半導体チップ２の周
囲に形成されている。そして、半導体チップ２の内側に
形成された突起電極５の配列には高い突起電極５が、そ
の外側に形成された突起電極５の配列には低い突起電極
５が形成され、突出量が２０μｍ前後となるように樹脂
膜３が段状に形成されている。このように半導体装置を
構成したことにより、半導体チップ２上の突起電極５が
微細ピッチとなっても、隣接リード間のショートが生じ
にくいＴＡＢボンディングが容易に行えるようになる。
【００１６】つぎに本発明の第３の実施例および第４の
実施例を、図５および図６にもとづいて説明する。図５
および図６は、それぞれ第３の実施例および第４の実施
例の半導体装置を示す斜視図である。図５に示す第３の
実施例は、半導体装置に突出させた突起電極５の周囲部
の樹脂膜３に凹部１４を形成させてあり、この凹部１４
を、図３Ａに示す突起電極５とフットパターン８との接
合材料にＡｕバンプ９の代わりに半田を用いたときに、
隣接した突起電極５間での半田ブリッジによるショート
を防ぐための半田だまりの役目を持たせている。一方、
図６に示す第４の実施例は、半導体装置に突設させた突
起電極５の上端部と円柱側部のうちの外側部を露出させ
た例であり、プリント配線板７に凹状の半導体装置収納
部（図示せず）と前記半導体装置収納部の側面に縦状の
導体パターン（図示せず）と底面に導体パターンを連続
して設け、第４の実施例に示した半導体装置をプリント
配線板７の半導体装置収納部に収納し、半導体装置の突
起電極５の上端部と円柱側部とを前記導体パターンとを
半田接合させるようにして半田接合時の信頼性向上をは
かると同時に、プリント配線板７への実装時の高さの低
減をはかっている。
【００１７】以上説明してきたように、本発明の半導体
装置は半導体チップ２の表面に樹脂膜３を形成すること
により、半導体ウエハ１の破損、半導体チップ２の素子
面の損傷を生じないようにすることができる。また、プ
リント配線板７への実装時の２次元的な電気導通経路を
最小にすると同時に実装高さを小さくすることができ
る。
【００１８】
【発明の効果】本発明により得られる効果は、半導体ウ
エハを裏面研削により薄く加工しても半導体ウエハ上に
形成された樹脂部が保護強化板として機能することによ
り裏面研削中およびハンドリング時の半導体ウエハ破損
は回避できるようになったと同時に、組立工程や実装工
程におけるベア状態の半導体チップのハンドリングがな
くなり半導体チップの素子面への損傷も回避できるよう
になった。また、半導体装置上部の樹脂部の大きさと半
導体チップの大きさをほぼ同一となるようにし、前記半
導体装置上部の樹脂部の上面から外部接続端子となる突
起電極を突設することにより、容易に、２次元的な電気
的導通経路が最小で、かつ、樹脂厚みおよび半導体チッ
プ厚みを薄くさせた高信頼性で小型かつ薄形の半導体装
置を形成できるようになった。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体装置を示す斜視
図。
【図２】本発明の第１の実施例の半導体装置の製造方法
について説明する断面図。
【図３】本発明の第１の実施例の半導体装置のプリント
配線板への接合方法を示す断面図。
【図４】本発明の第２の実施例の半導体装置を示す斜視
図および断面図。
【図５】本発明の第３の実施例の半導体装置を示す斜視
図。
【図６】本発明の第４の実施例の半導体装置を示す斜視
図である。
【符号の説明】
１ 半導体ウエハ ２ 半導体チップ ３ ポリイミド樹脂膜 ４ スクライブライン ５ 突起電極 ６ シリコンナイトライド膜 ７ プリント配線板 ８ フットパターン ９ Ａｕバンプ １０ 封止樹脂 １１ シリコン系接着剤 １２ 放熱板 １３ ＴＡＢテープ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/321 23/12 23/28 Ａ 8617−4Ｍ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップの側面および下面が露出
    し、前記半導体チップ上面にこれとほぼ同一の大きさを
    有する樹脂部が形成され、前記樹脂部の上面から突起電
    極が突設されていることを特徴とする半導体装置。
  2. 【請求項２】 前記樹脂部の最表面の主部に絶縁保護強
    化膜が形成されていることを特徴とする特許請求項１に
    記載の半導体装置。
  3. 【請求項３】 前記突起電極が埋設された樹脂部を保護
    強化板としながら半導体ウエハ裏面部を除去させたこと
    を特徴とする特許請求項１に記載の半導体装置の製造方
    法。
  4. 【請求項４】 前記樹脂部から突起電極先端部および半
    導体ウエハの切断領域を露出させた後に、樹脂部最表面
    および切断領域表面に絶縁保護強化膜を形成し、切断領
    域を切断することを特徴とする特許請求項１に記載の半
    導体装置の製造方法。
JP03211207A 1991-08-23 1991-08-23 半導体装置 Expired - Lifetime JP3128878B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP03211207A JP3128878B2 (ja) 1991-08-23 1991-08-23 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP03211207A JP3128878B2 (ja) 1991-08-23 1991-08-23 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP23319798A Division JP3189799B2 (ja) 1991-08-23 1998-08-19 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH0555278A true JPH0555278A (ja) 1993-03-05
JP3128878B2 JP3128878B2 (ja) 2001-01-29

Family

ID=16602112

Family Applications (1)

Application Number Title Priority Date Filing Date
JP03211207A Expired - Lifetime JP3128878B2 (ja) 1991-08-23 1991-08-23 半導体装置

Country Status (1)

Country Link
JP (1) JP3128878B2 (ja)

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08316496A (ja) * 1995-05-17 1996-11-29 Nippondenso Co Ltd 半導体装置の製造方法
WO1998002919A1 (fr) * 1996-07-12 1998-01-22 Fujitsu Limited Procede et moule de fabrication d'un dispositif a semiconducteur, dispositif a semiconducteur, et procede de montage du dispositif
JP2000340736A (ja) * 1999-05-26 2000-12-08 Sony Corp 半導体装置及びその実装構造、並びにこれらの製造方法
US6180435B1 (en) 1998-06-24 2001-01-30 Nec Corporation Semiconductor device with economical compact package and process for fabricating semiconductor device
WO2001015223A1 (fr) * 1999-08-23 2001-03-01 Rohm Co., Ltd. Dispositif semi-conducteur et son procede de fabrication
US6198169B1 (en) 1998-12-17 2001-03-06 Shinko Electric Industries Co., Ltd. Semiconductor device and process for producing same
US6204566B1 (en) 1992-11-11 2001-03-20 Mitsubishi Denki Kabushiki Kaisha Resin encapsulated electrode structure of a semiconductor device, mounted semiconductor devices, and semiconductor wafer including multiple electrode structures
WO2002047151A2 (fr) * 2000-12-05 2002-06-13 Gemplus Method de fabrication d'une puce semi-conductrice a l'aide d'une couche de rigidite integree
US6455920B2 (en) 1998-02-27 2002-09-24 Fujitsu Limited Semiconductor device having a ball grid array and a fabrication process thereof
US6548898B2 (en) 2000-12-28 2003-04-15 Fujitsu Limited External connection terminal and semiconductor device
CN1106036C (zh) * 1997-05-15 2003-04-16 日本电气株式会社 芯片型半导体装置的制造方法
GB2359191B (en) * 1999-09-02 2003-06-04 Matsushita Electric Ind Co Ltd Semiconductor device and method of manufacturing the same
US6870248B1 (en) 1999-06-07 2005-03-22 Rohm Co., Ltd. Semiconductor chip with external connecting terminal
US6881611B1 (en) 1996-07-12 2005-04-19 Fujitsu Limited Method and mold for manufacturing semiconductor device, semiconductor device and method for mounting the device
US6893943B2 (en) 1999-03-11 2005-05-17 Oki Electric Industry Co., Ltd. Method of dividing a semiconductor wafer
US6936525B2 (en) 2000-04-24 2005-08-30 Sony Corporation Chip-like electronic components, a method of manufacturing the same, a pseudo wafer therefor and a method of manufacturing thereof
EP1043772A3 (en) * 1999-04-09 2005-10-12 Oki Electric Industry Company, Limited Method for packaging and mounting semiconductor device and device obtained thereby
JP2006253175A (ja) * 2005-03-08 2006-09-21 Nec Corp 半導体パッケージ及びその製造方法
JP2008135795A (ja) * 1999-03-19 2008-06-12 Denso Corp 半導体装置およびその製造方法
JP2008147697A (ja) * 2008-02-04 2008-06-26 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
CN100452376C (zh) * 1996-07-12 2009-01-14 富士通株式会社 半导体装置
JP2012064991A (ja) * 2006-03-29 2012-03-29 Hynix Semiconductor Inc フリップチップボンデッドパッケージ
JP2013021337A (ja) * 2008-03-21 2013-01-31 Hitachi Chem Co Ltd 半導体装置の製造方法
JP2013149834A (ja) * 2012-01-20 2013-08-01 Toyota Motor Corp 半導体装置
WO2019087700A1 (ja) * 2017-11-01 2019-05-09 ソニーセミコンダクタソリューションズ株式会社 撮像素子、撮像装置、及び、電子機器、並びに、撮像素子の製造方法

Cited By (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204566B1 (en) 1992-11-11 2001-03-20 Mitsubishi Denki Kabushiki Kaisha Resin encapsulated electrode structure of a semiconductor device, mounted semiconductor devices, and semiconductor wafer including multiple electrode structures
US6469397B2 (en) 1992-11-11 2002-10-22 Mitsubishi Denki Kabushiki Kaisha Resin encapsulated electrode structure of a semiconductor device, mounted semiconductor devices, and semiconductor wafer including multiple electrode structures
US6284554B1 (en) 1992-11-11 2001-09-04 Mitsubishi Denki Kabushiki Kaisha Process for manufacturing a flip-chip integrated circuit
JPH08316496A (ja) * 1995-05-17 1996-11-29 Nippondenso Co Ltd 半導体装置の製造方法
CN100452376C (zh) * 1996-07-12 2009-01-14 富士通株式会社 半导体装置
US6881611B1 (en) 1996-07-12 2005-04-19 Fujitsu Limited Method and mold for manufacturing semiconductor device, semiconductor device and method for mounting the device
EP1189270A3 (en) * 1996-07-12 2003-07-16 Fujitsu Limited Semiconductor device
CN100428449C (zh) * 1996-07-12 2008-10-22 富士通株式会社 半导体装置
KR100373554B1 (ko) * 1996-07-12 2003-02-26 후지쯔 가부시끼가이샤 반도체 장치의 제조 방법, 반도체 장치 및 그 실장 구조
WO1998002919A1 (fr) * 1996-07-12 1998-01-22 Fujitsu Limited Procede et moule de fabrication d'un dispositif a semiconducteur, dispositif a semiconducteur, et procede de montage du dispositif
CN1106036C (zh) * 1997-05-15 2003-04-16 日本电气株式会社 芯片型半导体装置的制造方法
US6455920B2 (en) 1998-02-27 2002-09-24 Fujitsu Limited Semiconductor device having a ball grid array and a fabrication process thereof
US7064047B2 (en) 1998-02-27 2006-06-20 Fujitsu Limited Semiconductor device having a ball grid array and a fabrication process thereof
US7556985B2 (en) 1998-02-27 2009-07-07 Fujitsu Microelectronics Limited Method of fabricating semiconductor device
US6987054B2 (en) 1998-02-27 2006-01-17 Fujitsu Limited Method of fabricating a semiconductor device having a groove formed in a resin layer
US6657282B2 (en) 1998-02-27 2003-12-02 Fujitsu Limited Semiconductor device having a ball grid array and a fabrication process thereof
US6784542B2 (en) 1998-02-27 2004-08-31 Fujitsu Limited Semiconductor device having a ball grid array and a fabrication process thereof
US6180435B1 (en) 1998-06-24 2001-01-30 Nec Corporation Semiconductor device with economical compact package and process for fabricating semiconductor device
US6198169B1 (en) 1998-12-17 2001-03-06 Shinko Electric Industries Co., Ltd. Semiconductor device and process for producing same
US6893943B2 (en) 1999-03-11 2005-05-17 Oki Electric Industry Co., Ltd. Method of dividing a semiconductor wafer
JP2008135795A (ja) * 1999-03-19 2008-06-12 Denso Corp 半導体装置およびその製造方法
JP4636096B2 (ja) * 1999-03-19 2011-02-23 株式会社デンソー 半導体装置およびその製造方法
US7314779B2 (en) 1999-04-09 2008-01-01 Oki Electric Industry Co., Ltd. Semiconductor device, manufacturing method for semiconductor device and mounting method for the same
EP1043772A3 (en) * 1999-04-09 2005-10-12 Oki Electric Industry Company, Limited Method for packaging and mounting semiconductor device and device obtained thereby
JP2000340736A (ja) * 1999-05-26 2000-12-08 Sony Corp 半導体装置及びその実装構造、並びにこれらの製造方法
US7339264B2 (en) 1999-06-07 2008-03-04 Rohm Co., Ltd. Semiconductor chip with external connecting terminal
US6870248B1 (en) 1999-06-07 2005-03-22 Rohm Co., Ltd. Semiconductor chip with external connecting terminal
US7138298B2 (en) 1999-06-07 2006-11-21 Rohm Co., Ltd. Semiconductor chip with external connecting terminal
US7262490B2 (en) 1999-06-07 2007-08-28 Rohm Co., Ltd. Semiconductor chip with external connecting terminal
WO2001015223A1 (fr) * 1999-08-23 2001-03-01 Rohm Co., Ltd. Dispositif semi-conducteur et son procede de fabrication
US7129110B1 (en) 1999-08-23 2006-10-31 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
US6683379B2 (en) 1999-09-02 2004-01-27 Matsushita Electric Industrial Co., Ltd. Semiconductor device with reinforcing resin layer
GB2359191B (en) * 1999-09-02 2003-06-04 Matsushita Electric Ind Co Ltd Semiconductor device and method of manufacturing the same
US6936525B2 (en) 2000-04-24 2005-08-30 Sony Corporation Chip-like electronic components, a method of manufacturing the same, a pseudo wafer therefor and a method of manufacturing thereof
WO2002047151A2 (fr) * 2000-12-05 2002-06-13 Gemplus Method de fabrication d'une puce semi-conductrice a l'aide d'une couche de rigidite integree
WO2002047151A3 (fr) * 2000-12-05 2003-02-13 Gemplus Card Int Method de fabrication d'une puce semi-conductrice a l'aide d'une couche de rigidite integree
US6548898B2 (en) 2000-12-28 2003-04-15 Fujitsu Limited External connection terminal and semiconductor device
US6784543B2 (en) 2000-12-28 2004-08-31 Fujitsu Limited External connection terminal and semiconductor device
JP2006253175A (ja) * 2005-03-08 2006-09-21 Nec Corp 半導体パッケージ及びその製造方法
JP2012064991A (ja) * 2006-03-29 2012-03-29 Hynix Semiconductor Inc フリップチップボンデッドパッケージ
JP2008147697A (ja) * 2008-02-04 2008-06-26 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2013021337A (ja) * 2008-03-21 2013-01-31 Hitachi Chem Co Ltd 半導体装置の製造方法
JP2013149834A (ja) * 2012-01-20 2013-08-01 Toyota Motor Corp 半導体装置
US11605662B2 (en) 2017-01-11 2023-03-14 Sony Semiconductor Solutions Corporation Imaging element, imaging device, electronic device, and method of manufacturing imaging element
WO2019087700A1 (ja) * 2017-11-01 2019-05-09 ソニーセミコンダクタソリューションズ株式会社 撮像素子、撮像装置、及び、電子機器、並びに、撮像素子の製造方法
JPWO2019087700A1 (ja) * 2017-11-01 2020-12-03 ソニーセミコンダクタソリューションズ株式会社 撮像素子、撮像装置、及び、電子機器、並びに、撮像素子の製造方法

Also Published As

Publication number Publication date
JP3128878B2 (ja) 2001-01-29

Similar Documents

Publication Publication Date Title
JP3128878B2 (ja) 半導体装置
US7919875B2 (en) Semiconductor device with recess portion over pad electrode
US8105856B2 (en) Method of manufacturing semiconductor device with wiring on side surface thereof
JP3516592B2 (ja) 半導体装置およびその製造方法
JP3335575B2 (ja) 半導体装置およびその製造方法
JP4183375B2 (ja) 半導体装置及びその製造方法
JP3420057B2 (ja) 樹脂封止型半導体装置
JP3548082B2 (ja) 半導体装置及びその製造方法
US7981807B2 (en) Manufacturing method of semiconductor device with smoothing
US20080012115A1 (en) Methods and apparatus for packaging integrated circuit devices
JP3189799B2 (ja) 半導体装置の製造方法
JP2004140037A (ja) 半導体装置、及びその製造方法
JP3459234B2 (ja) 半導体装置およびその製造方法
JP3402086B2 (ja) 半導体装置およびその製造方法
JP2830351B2 (ja) 半導体装置の接続方法
JP4506168B2 (ja) 半導体装置およびその実装構造
JP4283240B2 (ja) 半導体装置の製造方法
JP4921645B2 (ja) ウエハレベルｃｓｐ
JP2003163313A (ja) 半導体装置及びその製造方法
JP3019065B2 (ja) 半導体装置の接続方法
JP4805362B2 (ja) 半導体装置の製造方法
JPH05326618A (ja) 半導体装置
JP2004039679A (ja) 回路装置
JP2004228493A (ja) 半導体装置の製造方法
JP2006179709A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071117

Year of fee payment: 7

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081117

Year of fee payment: 8

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091117

Year of fee payment: 9

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091117

Year of fee payment: 9

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101117

Year of fee payment: 10

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111117

Year of fee payment: 11

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111117

Year of fee payment: 11