JPH05267110A - 複合チップ素子の製造方法 - Google Patents
複合チップ素子の製造方法Info
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- JPH05267110A JPH05267110A JP4065368A JP6536892A JPH05267110A JP H05267110 A JPH05267110 A JP H05267110A JP 4065368 A JP4065368 A JP 4065368A JP 6536892 A JP6536892 A JP 6536892A JP H05267110 A JPH05267110 A JP H05267110A
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- conductive paste
- chip
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Abstract
(57)【要約】
【目的】 複数の端子電極の寸法を精度良く形成でき、
かつ作業能率を改善できる複合チップ素子の製造方法を
提供する。 【構成】 複数のチップ素子５０を各々の一辺５０Ａあ
るいは他辺５０Ｂを露出するように保持機構１０によっ
て一体に保持した状態で、ペースト付着機構１８の突出
部１８Ａ上に塗布されている導電性ペースト１７に例え
ば一辺５０Ａをディップする。次に、保持機構１０を反
転して他辺５０Ｂを導電性ペースト１７にディップす
る。一辺５０Ａあるいは他辺５０Ｂの複数個所に同時に
導電性ペーストを付着するので、複数の端子電極を同時
に形成することができる。
かつ作業能率を改善できる複合チップ素子の製造方法を
提供する。 【構成】 複数のチップ素子５０を各々の一辺５０Ａあ
るいは他辺５０Ｂを露出するように保持機構１０によっ
て一体に保持した状態で、ペースト付着機構１８の突出
部１８Ａ上に塗布されている導電性ペースト１７に例え
ば一辺５０Ａをディップする。次に、保持機構１０を反
転して他辺５０Ｂを導電性ペースト１７にディップす
る。一辺５０Ａあるいは他辺５０Ｂの複数個所に同時に
導電性ペーストを付着するので、複数の端子電極を同時
に形成することができる。
Description
【０００１】
【産業上の利用分野】本発明は、積層セラミックチップ
コンデンサ等のように方形状のチップ素子の複数個所に
端子電極を有する複合チップ素子の製造方法に関する。
コンデンサ等のように方形状のチップ素子の複数個所に
端子電極を有する複合チップ素子の製造方法に関する。
【０００２】
【従来の技術】積層セラミックチップコンデンサ等のよ
うな小型コンデンサ，抵抗体等をチップ部品として用い
て回路基板に実装する場合は、これらチップ部品に対し
ては予め端子電極を形成しておく必要がある。
うな小型コンデンサ，抵抗体等をチップ部品として用い
て回路基板に実装する場合は、これらチップ部品に対し
ては予め端子電極を形成しておく必要がある。
【０００３】図９はこのようなチップ部品（チップ素
子）の一例を示すもので、小型コンデンサ等から成る方
形状のチップ素子５０の両端には導電性材料から成る例
えば４個の端子電極５１Ａ乃至５１Ｄが形成されてい
る。このような端子電極５１Ａ乃至５１Ｄの形成法は従
来次のように行われている。
子）の一例を示すもので、小型コンデンサ等から成る方
形状のチップ素子５０の両端には導電性材料から成る例
えば４個の端子電極５１Ａ乃至５１Ｄが形成されてい
る。このような端子電極５１Ａ乃至５１Ｄの形成法は従
来次のように行われている。
【０００４】先ず、図１０に示したように予め複数の凹
部５４を形成したシリコンゴム等の弾性体容器５５を用
意し、この各凹部５４内には端子電極の材料となる導電
性ペースト５６を満たしておく。次に、スキージを用い
て弾性体容器５５の表面５５Ｂより上方の導電性ペース
ト５６を除去する。続いてこの状態で図１１に示したよ
うに端子電極を形成すべきチップ素子５０を用いて、そ
の一辺５０Ａを弾性体容器５５の突出部５５Ａに押付け
る。これにより図１２に示したように突出部５５Ａは容
易に収縮するので、ほぼ収縮した分の厚さの導電性ペー
スト５６がその一辺５０Ａの両隅に付着する。
部５４を形成したシリコンゴム等の弾性体容器５５を用
意し、この各凹部５４内には端子電極の材料となる導電
性ペースト５６を満たしておく。次に、スキージを用い
て弾性体容器５５の表面５５Ｂより上方の導電性ペース
ト５６を除去する。続いてこの状態で図１１に示したよ
うに端子電極を形成すべきチップ素子５０を用いて、そ
の一辺５０Ａを弾性体容器５５の突出部５５Ａに押付け
る。これにより図１２に示したように突出部５５Ａは容
易に収縮するので、ほぼ収縮した分の厚さの導電性ペー
スト５６がその一辺５０Ａの両隅に付着する。
【０００５】続いて、図１３のようにチップ素子５０を
反転しその他辺５０Ｂに対して同様な作業を施すことに
より、その両隅に導電性ペースト５６が付着することに
なる。この後適当に乾燥処理を施すことにより、各導電
性ペースト５６から成る端子電極５１Ａ乃至５１Ｄを有
する図９のようなチップ素子が得られる。ここで隣接し
ている各端子電極５１Ａ，５１Ｂ間の寸法Ｌは、図１１
における弾性体容器５５の各凹部５４間の寸法Ｗによっ
て決定される。
反転しその他辺５０Ｂに対して同様な作業を施すことに
より、その両隅に導電性ペースト５６が付着することに
なる。この後適当に乾燥処理を施すことにより、各導電
性ペースト５６から成る端子電極５１Ａ乃至５１Ｄを有
する図９のようなチップ素子が得られる。ここで隣接し
ている各端子電極５１Ａ，５１Ｂ間の寸法Ｌは、図１１
における弾性体容器５５の各凹部５４間の寸法Ｗによっ
て決定される。
【０００６】
【発明が解決しようとする課題】ところで従来のそのよ
うな端子電極の形成法では、弾性体容器５５の各凹部５
４間の寸法Ｗによって端子電極の寸法が決定され、その
寸法Ｗの微調整は容易でないため端子電極の寸法を精度
良く形成するのが困難であるという問題がある。また、
弾性体容器５５の突出部５５Ａに導電性ペースト５６が
残存しているような場合には、隣接する端子電極が短絡
するおそれが生じ、またこれに至らなくともチップ素子
５０の表面がその残存ペーストによって汚染されるた
め、外観不良の原因となり易い。
うな端子電極の形成法では、弾性体容器５５の各凹部５
４間の寸法Ｗによって端子電極の寸法が決定され、その
寸法Ｗの微調整は容易でないため端子電極の寸法を精度
良く形成するのが困難であるという問題がある。また、
弾性体容器５５の突出部５５Ａに導電性ペースト５６が
残存しているような場合には、隣接する端子電極が短絡
するおそれが生じ、またこれに至らなくともチップ素子
５０の表面がその残存ペーストによって汚染されるた
め、外観不良の原因となり易い。
【０００７】このような欠点を除去するために、従来に
おいて図１４及び図１５に示すような、端子電極の形成
法も行われている。先ず、図１４に示すように複数のチ
ップ素子５０を保持機構４０によって一辺５０Ａを露出
するように保持した状態で、予め突出部３８Ａをピッチ
Ｐ１で複数形成した基板３９を用意して、この突出部３
８Ａに導電性ペースト５６を塗布して配置しておく。複
数のチップ素子５０はピッチＰ２で保持されている。
おいて図１４及び図１５に示すような、端子電極の形成
法も行われている。先ず、図１４に示すように複数のチ
ップ素子５０を保持機構４０によって一辺５０Ａを露出
するように保持した状態で、予め突出部３８Ａをピッチ
Ｐ１で複数形成した基板３９を用意して、この突出部３
８Ａに導電性ペースト５６を塗布して配置しておく。複
数のチップ素子５０はピッチＰ２で保持されている。
【０００８】次に、保持機構４０を矢印のように下降さ
せることにより、チップ素子５０の一辺５０Ａをディッ
プして隅５０ａに導電性ペースト５６を付着させる。次
に、図１５のように保持機構４０によってチップ素子５
０を図示左方向に移動させた後、再びチップ素子５０を
矢印のように下降させて今度は一辺５０Ａの他の隅５０
ｂに導電性ペースト５６を付着させる。
せることにより、チップ素子５０の一辺５０Ａをディッ
プして隅５０ａに導電性ペースト５６を付着させる。次
に、図１５のように保持機構４０によってチップ素子５
０を図示左方向に移動させた後、再びチップ素子５０を
矢印のように下降させて今度は一辺５０Ａの他の隅５０
ｂに導電性ペースト５６を付着させる。
【０００９】続いて、各隅５０ａ，５０ｂの導電性ペー
スト５６を乾燥した後、保持機構４０を反転させ、今度
は各チップ素子５０の他辺５０Ｂに対して同様なディッ
プ作業を行って、その他辺５０Ｂの隅５０ｃ，５０ｄに
導電性ペースト５６を付着させる。そして乾燥処理を施
すことにより、各導電性ペーストから成る端子電極５１
Ａ乃至５１Ｄを有する図９のようなチップ素子が得られ
る。
スト５６を乾燥した後、保持機構４０を反転させ、今度
は各チップ素子５０の他辺５０Ｂに対して同様なディッ
プ作業を行って、その他辺５０Ｂの隅５０ｃ，５０ｄに
導電性ペースト５６を付着させる。そして乾燥処理を施
すことにより、各導電性ペーストから成る端子電極５１
Ａ乃至５１Ｄを有する図９のようなチップ素子が得られ
る。
【００１０】しかしながらこのような端子電極の形成法
は、前記のような形成法の欠点は除去できるものの、チ
ップ素子５０の一辺５０Ａ及び他辺５０Ｂに対して各々
２度のディップ作業を行って導電性ペースト５６を付着
しているので、作業能率が悪いという問題がある。これ
は特にチップ素子５０の各辺５０Ａ，５０Ｂに３個以上
の端子電極を形成するような場合著しくなる。
は、前記のような形成法の欠点は除去できるものの、チ
ップ素子５０の一辺５０Ａ及び他辺５０Ｂに対して各々
２度のディップ作業を行って導電性ペースト５６を付着
しているので、作業能率が悪いという問題がある。これ
は特にチップ素子５０の各辺５０Ａ，５０Ｂに３個以上
の端子電極を形成するような場合著しくなる。
【００１１】本発明は以上のような問題に対処してなさ
れたもので、複数の端子電極の寸法を精度良く形成でき
かつ作業能率を改善できる複合チップ素子の製造方法を
提供することを目的とするものである。
れたもので、複数の端子電極の寸法を精度良く形成でき
かつ作業能率を改善できる複合チップ素子の製造方法を
提供することを目的とするものである。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に本発明は、方形状のチップ素子を用意する工程と、こ
の方形状のチップ素子を複数個各々の少なくとも一辺が
露出するように一体に保持する工程と、露出された各チ
ップ素子の一辺の複数個所に同時に端子電極を形成する
工程と、前記複数個のチップ素子を前記一辺と対向した
他辺を露出するように一体に保持する工程と、露出され
た各チップ素子の他辺の複数個所に同時に端子電極を形
成する工程とを含むことを特徴とするものである。
に本発明は、方形状のチップ素子を用意する工程と、こ
の方形状のチップ素子を複数個各々の少なくとも一辺が
露出するように一体に保持する工程と、露出された各チ
ップ素子の一辺の複数個所に同時に端子電極を形成する
工程と、前記複数個のチップ素子を前記一辺と対向した
他辺を露出するように一体に保持する工程と、露出され
た各チップ素子の他辺の複数個所に同時に端子電極を形
成する工程とを含むことを特徴とするものである。
【００１３】
【作用】複数のチップ素子を各々の一辺あるいは他辺が
露出するように一体に保持した状態で、その一辺あるい
は他辺の複数個所に同時に端子電極を形成する。これに
よって、複数の端子電極の寸法を精度良く形成できると
共に、作業能率を改善することができる。
露出するように一体に保持した状態で、その一辺あるい
は他辺の複数個所に同時に端子電極を形成する。これに
よって、複数の端子電極の寸法を精度良く形成できると
共に、作業能率を改善することができる。
【００１４】
【実施例】以下図面を参照して本発明の実施例を説明す
る。
る。
【００１５】図１乃至図５は本発明の複合チップの製造
方法を示すもので、以下工程順に説明する。
方法を示すもので、以下工程順に説明する。
【００１６】先ず、図１に示すように予め突出部１８Ａ
をピッチＤ１で複数形成した基板２０を用い、凹部１９
及び基板２０の表面２０Ａ上に導電性ペースト１７を満
たしたペースト付着機構１８を用意する。次に、図２に
示すようにスキージ２２を用いて凹部１９内及び表面２
０Ａ上の余分な導電性ペースト１７を除去して、表面２
０Ａ上のみに必要な厚さＴの導電性ペースト１７を残す
ようにする。この残すべき厚さＴはスキージ２２の突出
部２２Ａの高さ寸法Ｈによって調整することができる。
をピッチＤ１で複数形成した基板２０を用い、凹部１９
及び基板２０の表面２０Ａ上に導電性ペースト１７を満
たしたペースト付着機構１８を用意する。次に、図２に
示すようにスキージ２２を用いて凹部１９内及び表面２
０Ａ上の余分な導電性ペースト１７を除去して、表面２
０Ａ上のみに必要な厚さＴの導電性ペースト１７を残す
ようにする。この残すべき厚さＴはスキージ２２の突出
部２２Ａの高さ寸法Ｈによって調整することができる。
【００１７】続いて、図３に示すように突出部１８Ａ上
のみに必要な厚さＴの導電性ペースト１７が残されたペ
ースト付着機構１８を用意し、この上方に端子電極が形
成されていない状態の複数個のチップ素子５０を、弾性
保持体１２から成る保持機構１０の凹部１２Ａ内に収容
し保持した状態で配置する。この場合チップ素子５０は
各々の一辺５０Ａが露出するように保持されると共に、
端子電極を形成すべき複数個所が導電性ペースト１７の
直上に位置するように位置決めされる。各チップ素子５
０は弾性保持体１２の弾性により締付けられることによ
って、保持機構１０から脱落することはない。
のみに必要な厚さＴの導電性ペースト１７が残されたペ
ースト付着機構１８を用意し、この上方に端子電極が形
成されていない状態の複数個のチップ素子５０を、弾性
保持体１２から成る保持機構１０の凹部１２Ａ内に収容
し保持した状態で配置する。この場合チップ素子５０は
各々の一辺５０Ａが露出するように保持されると共に、
端子電極を形成すべき複数個所が導電性ペースト１７の
直上に位置するように位置決めされる。各チップ素子５
０は弾性保持体１２の弾性により締付けられることによ
って、保持機構１０から脱落することはない。
【００１８】次に、図４に示すように保持機構１０を下
降してチップ素子５０の一辺５０Ａを導電性ペースト１
７にディップすることにより、各チップ素子５０の複数
個所である隅５０ａ，５０ｂに同時に導電性ペースト１
７を付着させる。
降してチップ素子５０の一辺５０Ａを導電性ペースト１
７にディップすることにより、各チップ素子５０の複数
個所である隅５０ａ，５０ｂに同時に導電性ペースト１
７を付着させる。
【００１９】続いて、各隅５０ａ，５０ｂの導電性ペー
スト１７を乾燥した後、保持機構１０を反転させ、今度
は図５に示すように各チップ素子５０の他辺５０Ｂを導
電性ペースト１７にディップすることにより、各チップ
素子の他辺５０Ｂの複数個所である隅５０ｃ，５０ｄに
同時に導電性ペースト１７を付着させる。そして同様に
乾燥処理を施すことにより、各導電性ペーストから成る
端子電極５０Ａ乃至５０Ｄを形成することができる。す
なわち、チップ素子５０の一辺５０Ａの各隅５０ａ，５
０ｂに付着された導電性ペースト１７は各端子電極５０
Ａ，５０Ｂになり、チップ素子５０の他辺５０Ｂの各隅
５０ｃ，５０ｄに付着された導電性ペースト１７は各端
子電極５０Ｃ，５０Ｄとなる。
スト１７を乾燥した後、保持機構１０を反転させ、今度
は図５に示すように各チップ素子５０の他辺５０Ｂを導
電性ペースト１７にディップすることにより、各チップ
素子の他辺５０Ｂの複数個所である隅５０ｃ，５０ｄに
同時に導電性ペースト１７を付着させる。そして同様に
乾燥処理を施すことにより、各導電性ペーストから成る
端子電極５０Ａ乃至５０Ｄを形成することができる。す
なわち、チップ素子５０の一辺５０Ａの各隅５０ａ，５
０ｂに付着された導電性ペースト１７は各端子電極５０
Ａ，５０Ｂになり、チップ素子５０の他辺５０Ｂの各隅
５０ｃ，５０ｄに付着された導電性ペースト１７は各端
子電極５０Ｃ，５０Ｄとなる。
【００２０】このような本実施例製造方法によれば、複
数個のチップ素子５０を各間隔を一定に保つように保持
機構１０によって一体に保持した状態で、各チップ素子
５０の一辺５０Ａをあるいは他辺５０Ｂを導電性ペース
ト１７にディップすることより各隅５０ａ，５０ｂある
いは他辺５０Ｂの各隅５０ｃ，５０ｄに対して導電性ペ
ースト１７を付着して各端子電極５０Ａ乃至５０Ｄを形
成するので、複数の端子電極を精度良く形成することが
できる。また、各チップ素子５０の一辺５０Ａあるいは
他５０Ｂの端子電極を形成すべき複数個所である各隅５
０ａ，５０ｂあるいは５０ｃ，５０ｄに同時に導電性ペ
ースト１７を付着した後、端子電極５１Ａ乃至５１Ｄを
形成するので、各辺５０Ａ，５０Ｂに対して１度のディ
ップ作業を行うだけで導電性ペーストを付着できるた
め、作業能率を改善することができる。
数個のチップ素子５０を各間隔を一定に保つように保持
機構１０によって一体に保持した状態で、各チップ素子
５０の一辺５０Ａをあるいは他辺５０Ｂを導電性ペース
ト１７にディップすることより各隅５０ａ，５０ｂある
いは他辺５０Ｂの各隅５０ｃ，５０ｄに対して導電性ペ
ースト１７を付着して各端子電極５０Ａ乃至５０Ｄを形
成するので、複数の端子電極を精度良く形成することが
できる。また、各チップ素子５０の一辺５０Ａあるいは
他５０Ｂの端子電極を形成すべき複数個所である各隅５
０ａ，５０ｂあるいは５０ｃ，５０ｄに同時に導電性ペ
ースト１７を付着した後、端子電極５１Ａ乃至５１Ｄを
形成するので、各辺５０Ａ，５０Ｂに対して１度のディ
ップ作業を行うだけで導電性ペーストを付着できるた
め、作業能率を改善することができる。
【００２１】図６及び図７は本発明の他の実施例を示す
もので、チップ素子５０の一辺５０Ａ及び他辺５０Ｂに
各々３個の端子電極を形成する場合の例を示すものであ
る。この場合は図６に示すように、図３の実施例におけ
るペースト付着機構１８の各突出部１８Ａ間に第３の突
出部１８Ｂを設け、この表面２０Ａ上にも所望の厚さＴ
の導電性ペースト１７を残しておいた状態で、保持機構
１０で保持した各チップ素子５０の一辺５０Ａを導電性
ペースト１７にディップすることにより、各隅５０ａ，
５０ｂ及び中間部５０ｅの３個所に同時に導電性ペース
ト１７を付着する。
もので、チップ素子５０の一辺５０Ａ及び他辺５０Ｂに
各々３個の端子電極を形成する場合の例を示すものであ
る。この場合は図６に示すように、図３の実施例におけ
るペースト付着機構１８の各突出部１８Ａ間に第３の突
出部１８Ｂを設け、この表面２０Ａ上にも所望の厚さＴ
の導電性ペースト１７を残しておいた状態で、保持機構
１０で保持した各チップ素子５０の一辺５０Ａを導電性
ペースト１７にディップすることにより、各隅５０ａ，
５０ｂ及び中間部５０ｅの３個所に同時に導電性ペース
ト１７を付着する。
【００２２】次に、この導電性ペースト１７を乾燥した
後、保持機構１０を反転させ、今度は図７に示すように
各チップ素子５０の他辺５０Ｂを導電性ペースト１７に
ディップすることにより、各隅５０ｃ，５０ｄ及び中間
部５０ｆの３個所に同時に導電性ペースト１７を付着す
る。続いて同様な乾燥処理を施すことにより、図８に示
すように一辺５０Ａ及び他辺５０Ｂに各々３個の端子電
極５１Ａ，５１Ｂ，５１Ｅ及び５１Ｃ，５１Ｄ，５１Ｆ
を形成することができる。
後、保持機構１０を反転させ、今度は図７に示すように
各チップ素子５０の他辺５０Ｂを導電性ペースト１７に
ディップすることにより、各隅５０ｃ，５０ｄ及び中間
部５０ｆの３個所に同時に導電性ペースト１７を付着す
る。続いて同様な乾燥処理を施すことにより、図８に示
すように一辺５０Ａ及び他辺５０Ｂに各々３個の端子電
極５１Ａ，５１Ｂ，５１Ｅ及び５１Ｃ，５１Ｄ，５１Ｆ
を形成することができる。
【００２３】このように本実施例によっても、前記実施
例と同様に複数の端子電極を精度良く形成することがで
きる共に、各チップ素子の各辺に対して１度のディップ
作業を行うだけで導電性ペーストを付着できるため、作
業能率を改善することができる。また、各辺に対して４
個以上の端子電極を形成する場合でも同様に適用するこ
とができる。
例と同様に複数の端子電極を精度良く形成することがで
きる共に、各チップ素子の各辺に対して１度のディップ
作業を行うだけで導電性ペーストを付着できるため、作
業能率を改善することができる。また、各辺に対して４
個以上の端子電極を形成する場合でも同様に適用するこ
とができる。
【００２４】
【発明の効果】以上述べたように本発明によれば、複数
のチップ素子を各々一辺あるいは他辺が露出するように
一体に保持した状態で、その一辺あるいは他辺の複数個
所に同時に端子電極を形成するようにしたので、複数の
端子電極の寸法を精度良く形成できると共に、作業能率
を改善することができる。
のチップ素子を各々一辺あるいは他辺が露出するように
一体に保持した状態で、その一辺あるいは他辺の複数個
所に同時に端子電極を形成するようにしたので、複数の
端子電極の寸法を精度良く形成できると共に、作業能率
を改善することができる。
【図面の簡単な説明】
【図１】本発明の複合チップ素子の製造方法の一工程を
示す断面図である。
示す断面図である。
【図２】本発明の複合チップ素子の製造方法の他の工程
を示す断面図である。
を示す断面図である。
【図３】本発明の複合チップ素子の製造方法のその他の
工程を示す断面図である。
工程を示す断面図である。
【図４】本発明の複合チップ素子の製造方法のその他の
工程を示す断面図である。
工程を示す断面図である。
【図５】本発明の複合チップ素子の製造方法のその他の
工程を示す断面図である。
工程を示す断面図である。
【図６】本発明の製造方法の他の例の一工程を示す断面
図である。
図である。
【図７】本発明の製造方法の他の例の他の工程を示す断
面図である。
面図である。
【図８】本発明の製造方法の他の例によって製造される
複合チップ素子を示す斜視図である。
複合チップ素子を示す斜視図である。
【図９】本発明によって製造される複合チップ素子を示
す斜視図である。
す斜視図である。
【図１０】従来の複合チップ素子の製造方法の一工程を
示す断面図である。
示す断面図である。
【図１１】従来の複合チップ素子の製造方法の他の工程
を示す断面図である。
を示す断面図である。
【図１２】従来の複合チップ素子の製造方法のその他の
工程を示す断面図である。
工程を示す断面図である。
【図１３】従来の複合チップ素子の製造方法のその他の
工程を示す断面図である。
工程を示す断面図である。
【図１４】従来の複合チップ素子の製造方法のその他の
工程を示す断面図である。
工程を示す断面図である。
【図１５】従来の複合チップ素子の製造方法のその他の
工程を示す断面図である。
工程を示す断面図である。
１０ 保持機構 １２ 弾性保持体 １７ 導電性ペースト １８ ペースト付着機構 ２２ スキージ ５０ チップ素子 ５０Ａ チップ素子の一辺 ５０Ｂ チップ素子の他辺 ５１乃至５１Ｆ 端子電極
フロントページの続き (72)発明者 会津 行 東京都中央区日本橋一丁目13番１号 ティ ーディーケイ株式会社内
Claims (1)
- 【請求項１】 方形状のチップ素子を用意する工程と、
この方形状のチップ素子を複数個各々の少なくとも一辺
が露出するように一体に保持する工程と、露出された各
チップ素子の一辺の複数個所に同時に端子電極を形成す
る工程と、前記複数個のチップ素子を前記一辺と対向し
た他辺を露出するように一体に保持する工程と、露出さ
れた各チップ素子の他辺の複数個所に同時に端子電極を
形成する工程とを含むことを特徴とする複合チップ素子
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4065368A JPH05267110A (ja) | 1992-03-23 | 1992-03-23 | 複合チップ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4065368A JPH05267110A (ja) | 1992-03-23 | 1992-03-23 | 複合チップ素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267110A true JPH05267110A (ja) | 1993-10-15 |
Family
ID=13284954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4065368A Pending JPH05267110A (ja) | 1992-03-23 | 1992-03-23 | 複合チップ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267110A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010226017A (ja) * | 2009-03-25 | 2010-10-07 | Tdk Corp | 電子部品の製造方法 |
| JP2010251584A (ja) * | 2009-04-17 | 2010-11-04 | Murata Mfg Co Ltd | 電子部品の外部電極形成方法 |
-
1992
- 1992-03-23 JP JP4065368A patent/JPH05267110A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010226017A (ja) * | 2009-03-25 | 2010-10-07 | Tdk Corp | 電子部品の製造方法 |
| JP2010251584A (ja) * | 2009-04-17 | 2010-11-04 | Murata Mfg Co Ltd | 電子部品の外部電極形成方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990706 |