JPH05175088A - 複合チップ素子及びその製造方法 - Google Patents
複合チップ素子及びその製造方法Info
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- JPH05175088A JPH05175088A JP3340699A JP34069991A JPH05175088A JP H05175088 A JPH05175088 A JP H05175088A JP 3340699 A JP3340699 A JP 3340699A JP 34069991 A JP34069991 A JP 34069991A JP H05175088 A JPH05175088 A JP H05175088A
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- chip
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- conductive paste
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Abstract
(57)【要約】
【目的】 複合チップ素子に形成する複数の端子電極を
精度良く形成するようにする。 【構成】 複数個のチップ素子４を各間隔Ｌを一定に保
つように保持機構１０によって一体に保持した状態で、
各チップ素子４の一辺４Ａの隅４ａ，４ｂ及び他辺４Ｂ
の隅４ｃ，４ｄに導電性ペースト１７を付着する。各チ
ップ素子４を導電性ペースト１７の上方に配置した状態
で、必要な場合のみ導電性ペースト１７を付着すれば良
いので、導電性ペースト１７の不要な位置への付着を防
止して、各端子電極５Ａ乃至５Ｄの寸法を精度良く形成
することができる。
精度良く形成するようにする。 【構成】 複数個のチップ素子４を各間隔Ｌを一定に保
つように保持機構１０によって一体に保持した状態で、
各チップ素子４の一辺４Ａの隅４ａ，４ｂ及び他辺４Ｂ
の隅４ｃ，４ｄに導電性ペースト１７を付着する。各チ
ップ素子４を導電性ペースト１７の上方に配置した状態
で、必要な場合のみ導電性ペースト１７を付着すれば良
いので、導電性ペースト１７の不要な位置への付着を防
止して、各端子電極５Ａ乃至５Ｄの寸法を精度良く形成
することができる。
Description
【０００１】
【産業上の利用分野】本発明は、積層セラミックチップ
コンデンサ等のように方形状のチップ素子の隅部に端子
電極を有する複合チップ素子及びその製造方法に関す
る。
コンデンサ等のように方形状のチップ素子の隅部に端子
電極を有する複合チップ素子及びその製造方法に関す
る。
【０００２】
【従来の技術】積層セラミックチップコンデンサ等のよ
うな小型コンデンサ，抵抗体等をチップ部品として用い
て回路基板に実装する場合は、これらチップ部品に対し
ては予め端子電極を形成しておく必要がある。
うな小型コンデンサ，抵抗体等をチップ部品として用い
て回路基板に実装する場合は、これらチップ部品に対し
ては予め端子電極を形成しておく必要がある。
【０００３】図１３はこのようなチップ部品（チップ素
子）の一例を示すもので、小型コンデンサ等から成る方
形状のチップ素子５０の両端には導電性材料から成る例
えば４個の端子電極５１Ａ乃至５１Ｄが形成されてい
る。このような端子電極５１Ａ乃至５１Ｄの形成法は従
来次のように行われている。
子）の一例を示すもので、小型コンデンサ等から成る方
形状のチップ素子５０の両端には導電性材料から成る例
えば４個の端子電極５１Ａ乃至５１Ｄが形成されてい
る。このような端子電極５１Ａ乃至５１Ｄの形成法は従
来次のように行われている。
【０００４】先ず、図１４に示したように予め複数の凹
部５４を形成したシリコンゴム等の弾性体容器５５を用
意し、この各凹部５４内には端子電極の材料となる導電
性ペースト５６を満たしておく。次に、この状態で図１
５に示したように端子電極を形成すべきチップ素子５０
を用いて、その一辺５０Ａを弾性体容器５５の突出部５
５Ａに押付ける。これにより突出部５５Ａは容易に収縮
するので、ほぼ収縮した分の厚さの導電ペースト５６が
その一辺５０Ａの両隅に付着する。
部５４を形成したシリコンゴム等の弾性体容器５５を用
意し、この各凹部５４内には端子電極の材料となる導電
性ペースト５６を満たしておく。次に、この状態で図１
５に示したように端子電極を形成すべきチップ素子５０
を用いて、その一辺５０Ａを弾性体容器５５の突出部５
５Ａに押付ける。これにより突出部５５Ａは容易に収縮
するので、ほぼ収縮した分の厚さの導電ペースト５６が
その一辺５０Ａの両隅に付着する。
【０００５】続いて、図１６のようにチップ素子５０を
反転しその他辺５０Ｂに対して同様な作業を施すことに
より、その両隅に導電ペースト５６が付着することにな
る。この後適当に乾燥処理を施すことにより、各導電ペ
ースト５６から成る端子電極５１Ａ乃至５１Ｄを有する
図１３のようなチップ素子が得られる。
反転しその他辺５０Ｂに対して同様な作業を施すことに
より、その両隅に導電ペースト５６が付着することにな
る。この後適当に乾燥処理を施すことにより、各導電ペ
ースト５６から成る端子電極５１Ａ乃至５１Ｄを有する
図１３のようなチップ素子が得られる。
【０００６】
【発明が解決しようとする課題】ところで従来のそのよ
うな端子電極の形成法では、弾性体容器５５の凹部５４
の寸法によって端子電極の寸法が決定され、その寸法の
微調整は容易でないため端子電極の寸法を精度良く形成
するのが困難であるという問題がある。また、弾性体容
器５５の突出部５５Ａに導電性ペースト５６が残存して
いるような場合には、隣接する端子電極が短絡するおそ
れが生じ、またこれに至らなくともチップ素子５０の表
面がその残存ペーストによって汚染されるため、外観不
良の原因となり易い。
うな端子電極の形成法では、弾性体容器５５の凹部５４
の寸法によって端子電極の寸法が決定され、その寸法の
微調整は容易でないため端子電極の寸法を精度良く形成
するのが困難であるという問題がある。また、弾性体容
器５５の突出部５５Ａに導電性ペースト５６が残存して
いるような場合には、隣接する端子電極が短絡するおそ
れが生じ、またこれに至らなくともチップ素子５０の表
面がその残存ペーストによって汚染されるため、外観不
良の原因となり易い。
【０００７】本発明は以上のような問題に対処してなさ
れたもので、複数の端子電極の寸法が精度良く形成でき
る複合チップ素子及びその製造方法を提供することを目
的とするものである。
れたもので、複数の端子電極の寸法が精度良く形成でき
る複合チップ素子及びその製造方法を提供することを目
的とするものである。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明は、方形状の第１及び第２の誘電体基板と、該
第１の誘電体基板の表面に互いに絶縁されて設けられ各
々一端が隅部まで延長した第１の導電層及び第２の導電
層と、前記第２の誘電体基板の表面に互いに絶縁されて
設けられ各々一端が隅部まで延長した第３の導電層及び
第４の導電層とからなり、該第１と第２の誘電体基板と
が交互に積層されて方形状のチップ素子が形成され、こ
のチップ素子の四隅に各々前記第１の導電層乃至第４の
導電層に導通する第１乃至第４の端子電極が設けられた
ことを特徴とするものである。
に本発明は、方形状の第１及び第２の誘電体基板と、該
第１の誘電体基板の表面に互いに絶縁されて設けられ各
々一端が隅部まで延長した第１の導電層及び第２の導電
層と、前記第２の誘電体基板の表面に互いに絶縁されて
設けられ各々一端が隅部まで延長した第３の導電層及び
第４の導電層とからなり、該第１と第２の誘電体基板と
が交互に積層されて方形状のチップ素子が形成され、こ
のチップ素子の四隅に各々前記第１の導電層乃至第４の
導電層に導通する第１乃至第４の端子電極が設けられた
ことを特徴とするものである。
【０００９】また、その他の本発明は、各々内部に互い
に絶縁されて一端が隅部まで延長された複数の内部電極
を有する方形状のチップ素子を用意する工程と、この方
形状のチップ素子を複数個各々の一辺が露出するように
一体に保持する工程と、露出された各チップ素子の一辺
の両隅に順次端子電極を形成する工程と、前記複数個の
チップ素子を前記一辺に対向した他辺を露出するように
一体に保持する工程と、露出された各チップ素子の他辺
の両隅に順次端子電極を形成する工程と、を含むことを
特徴とするものである。
に絶縁されて一端が隅部まで延長された複数の内部電極
を有する方形状のチップ素子を用意する工程と、この方
形状のチップ素子を複数個各々の一辺が露出するように
一体に保持する工程と、露出された各チップ素子の一辺
の両隅に順次端子電極を形成する工程と、前記複数個の
チップ素子を前記一辺に対向した他辺を露出するように
一体に保持する工程と、露出された各チップ素子の他辺
の両隅に順次端子電極を形成する工程と、を含むことを
特徴とするものである。
【００１０】
【作用】請求項１記載の本発明の構成によれば、複数の
内部電極として働く各導電層と導通する複数の端子電極
の寸法が精度良く形成された複合チップ素子を得ること
ができる。
内部電極として働く各導電層と導通する複数の端子電極
の寸法が精度良く形成された複合チップ素子を得ること
ができる。
【００１１】請求項２記載の本発明の構成によれば、複
数個のチップ素子を各間隔を一定に保つように一体に保
持した状態で、各チップ素子の一辺の両隅及び他辺の両
隅に対して端子電極を形成するので、複数の端子電極を
精度良く形成することができる。
数個のチップ素子を各間隔を一定に保つように一体に保
持した状態で、各チップ素子の一辺の両隅及び他辺の両
隅に対して端子電極を形成するので、複数の端子電極を
精度良く形成することができる。
【００１２】
【実施例】以下図面を参照して本発明の実施例を説明す
る。
る。
【００１３】図１は本発明の複合チップ素子の実施例を
示す斜視図である。この本実施例複合チップ素子１は、
図２に示すように、方形状の第１の誘電体基板２と、こ
の第１の誘電体基板２の表面に互いに絶縁されて設けら
れ各々一端が隅部まで延長している帯状の第１の導電層
２Ａ及び第２の導電層２Ｂと、方形状の第２の誘電体基
板３と、この第２の誘電体基板３の表面に互いに絶縁さ
れて設けられ各々一端が隅部まで延長している帯状の第
３の導電層３Ａ及び第３の導電層３Ｂとから成り、第１
及び第２の誘電体基板２，３とが、交互に積層されて方
形状のチップ素子４が形成されている。そしてこの方形
状のチップ素子４の四隅５ａ乃至５ｄには前記第１の導
電層２Ａと導通する第１の端子電極５Ａ、第２の導電層
２Ｂと導通する第２の端子電極５Ｂ、第３の導電層３Ａ
と導通する第３の端子電極５Ｃ、第４の導電層３Ｂと導
通する第４の端子電極５Ｄが設けられている。
示す斜視図である。この本実施例複合チップ素子１は、
図２に示すように、方形状の第１の誘電体基板２と、こ
の第１の誘電体基板２の表面に互いに絶縁されて設けら
れ各々一端が隅部まで延長している帯状の第１の導電層
２Ａ及び第２の導電層２Ｂと、方形状の第２の誘電体基
板３と、この第２の誘電体基板３の表面に互いに絶縁さ
れて設けられ各々一端が隅部まで延長している帯状の第
３の導電層３Ａ及び第３の導電層３Ｂとから成り、第１
及び第２の誘電体基板２，３とが、交互に積層されて方
形状のチップ素子４が形成されている。そしてこの方形
状のチップ素子４の四隅５ａ乃至５ｄには前記第１の導
電層２Ａと導通する第１の端子電極５Ａ、第２の導電層
２Ｂと導通する第２の端子電極５Ｂ、第３の導電層３Ａ
と導通する第３の端子電極５Ｃ、第４の導電層３Ｂと導
通する第４の端子電極５Ｄが設けられている。
【００１４】図４は図１の平面図を示すもので、そのＡ
−Ａ′断面図を図５に示し、そのＢ−Ｂ′断面図を図６
に示している。
−Ａ′断面図を図５に示し、そのＢ−Ｂ′断面図を図６
に示している。
【００１５】図２の第１の誘電体基板２及び図３の第２
の誘電体基板３としては、セラミックの材料となるグリ
ーンシート上に導電性ペーストが印刷されたものが用い
られて、交互に積層された状態で焼成処理を施すことに
より一体化されて方形状のチップ素子４が形成される。
そして方形状のチップ素子４の四隅５ａ乃至５ｄに対し
ては後述するような方法によって各端子電極５Ａ乃至５
Ｄが形成される。
の誘電体基板３としては、セラミックの材料となるグリ
ーンシート上に導電性ペーストが印刷されたものが用い
られて、交互に積層された状態で焼成処理を施すことに
より一体化されて方形状のチップ素子４が形成される。
そして方形状のチップ素子４の四隅５ａ乃至５ｄに対し
ては後述するような方法によって各端子電極５Ａ乃至５
Ｄが形成される。
【００１６】方形状のチップ素子４の内部に設けられて
いる第１乃至第４の導電層２Ａ，２Ｂ，３Ａ，３Ｂは内
部電極として働いて、各々第１乃至第４の端子電極５Ａ
乃至５Ｄに導通している。
いる第１乃至第４の導電層２Ａ，２Ｂ，３Ａ，３Ｂは内
部電極として働いて、各々第１乃至第４の端子電極５Ａ
乃至５Ｄに導通している。
【００１７】図７は以上の本実施例複合チップ素子１の
等価回路を示すもので、第１の端子電極５Ａと第２の端
子電極５Ｂ、第３の端子電極５Ｃ及び第４の端子電極５
Ｄとの間には各々コンデンサＣ１，Ｃ２，Ｃ３が形成さ
れ、第２の端子電極５Ｂと第３及び第４の端子電極５
Ｃ，５Ｄとの間には各々コンデンサＣ４，Ｃ５が形成さ
れ、第３の端子電極５Ｃと第４の端子電極５Ｄとの間に
はコンデンサＣ６が形成されている。これら各コンデン
サＣ１乃至Ｃ６の値は、前記第１及び第２の誘電体基板
２，３の積層枚数を調整することにより可変可能であ
る。
等価回路を示すもので、第１の端子電極５Ａと第２の端
子電極５Ｂ、第３の端子電極５Ｃ及び第４の端子電極５
Ｄとの間には各々コンデンサＣ１，Ｃ２，Ｃ３が形成さ
れ、第２の端子電極５Ｂと第３及び第４の端子電極５
Ｃ，５Ｄとの間には各々コンデンサＣ４，Ｃ５が形成さ
れ、第３の端子電極５Ｃと第４の端子電極５Ｄとの間に
はコンデンサＣ６が形成されている。これら各コンデン
サＣ１乃至Ｃ６の値は、前記第１及び第２の誘電体基板
２，３の積層枚数を調整することにより可変可能であ
る。
【００１８】次に本実施例複合チップ素子の製造方法に
ついて説明する。先ず、図１の構造の複合チップ素子１
において、端子電極５Ａ乃至５Ｄが形成されていない状
態のチップ素子４を複数個用意して、図８に示すような
保持機構１０によって保持する。すなわち、枠体１１内
の弾性保持体１２内に複数個形成された貫通孔１３内に
各チップ素子４を挿入してその方形状の一辺４Ａが露出
するように保持する。弾性保持体１２の弾性により各チ
ップ素子４は締付けられることにより、保持機構１０か
ら脱落することはない。
ついて説明する。先ず、図１の構造の複合チップ素子１
において、端子電極５Ａ乃至５Ｄが形成されていない状
態のチップ素子４を複数個用意して、図８に示すような
保持機構１０によって保持する。すなわち、枠体１１内
の弾性保持体１２内に複数個形成された貫通孔１３内に
各チップ素子４を挿入してその方形状の一辺４Ａが露出
するように保持する。弾性保持体１２の弾性により各チ
ップ素子４は締付けられることにより、保持機構１０か
ら脱落することはない。
【００１９】このように各チップ素子４を保持させる方
法は、公知の手段を利用して簡単に実現することができ
る。例えば図９に示したように、前記保持機構１０の各
貫通孔１３と同一ピッチで多数の貫通孔１６が設けられ
たプレート部材１５を用意し、振動，吸着手段等を利用
してその各貫通孔１６内にチップ素子４を一旦挿入す
る。次にこのプレート部材１５と前記保持機構１０と
を、その貫通孔１３と貫通孔１６とが一致するように重
ねた状態で、各貫通孔１６のピッチと等しいピッチで多
数のパンチ棒が配置されたパンチ機構（図示しない）を
用いて、そのパンチ棒によってプレート部材１５の貫通
孔１６から保持機構１０の貫通孔１３へ移動させる。こ
の際パンチ棒でチップ頭出しを行い、面精度の良好な平
板にチップ頭部を押当てて露出寸法を等しくする。
法は、公知の手段を利用して簡単に実現することができ
る。例えば図９に示したように、前記保持機構１０の各
貫通孔１３と同一ピッチで多数の貫通孔１６が設けられ
たプレート部材１５を用意し、振動，吸着手段等を利用
してその各貫通孔１６内にチップ素子４を一旦挿入す
る。次にこのプレート部材１５と前記保持機構１０と
を、その貫通孔１３と貫通孔１６とが一致するように重
ねた状態で、各貫通孔１６のピッチと等しいピッチで多
数のパンチ棒が配置されたパンチ機構（図示しない）を
用いて、そのパンチ棒によってプレート部材１５の貫通
孔１６から保持機構１０の貫通孔１３へ移動させる。こ
の際パンチ棒でチップ頭出しを行い、面精度の良好な平
板にチップ頭部を押当てて露出寸法を等しくする。
【００２０】次に、図１０に示すように導電性ペースト
１７を付着するためのペースト付着機構１８を用意し
て、この上方に前記保持機構１０を逆にして配置する。
このペースト付着機構１８には予め前記各チップ素子４
の保持間隔Ｌに等しいピッチで複数の突出部１８Ａが設
けられていて、この各突出部１８Ａには各々導電性ペー
スト１７が用意されている。
１７を付着するためのペースト付着機構１８を用意し
て、この上方に前記保持機構１０を逆にして配置する。
このペースト付着機構１８には予め前記各チップ素子４
の保持間隔Ｌに等しいピッチで複数の突出部１８Ａが設
けられていて、この各突出部１８Ａには各々導電性ペー
スト１７が用意されている。
【００２１】すなわち、図１２に示すように予めペース
ト付着機構１８には複数の凹部１９を有する基板２０が
用意され、各凹部１９には基板表面まで達するように導
電性ペースト１７が満たされる。次に、各凹部１９内の
導電性ペースト１７のみを除去することにより、図１０
のように各突出部１８Ａ上にのみ導電性ペースト１７を
存在させる。
ト付着機構１８には複数の凹部１９を有する基板２０が
用意され、各凹部１９には基板表面まで達するように導
電性ペースト１７が満たされる。次に、各凹部１９内の
導電性ペースト１７のみを除去することにより、図１０
のように各突出部１８Ａ上にのみ導電性ペースト１７を
存在させる。
【００２２】図１０のように、各チップ素子４の一辺４
Ａを導電性ペースト１７に対向させた状態で、保持機構
１０を下降させて先ずその一辺４Ａの第１の隅５ａに導
電性ペースト１７を付着させる。これは各チップ素子４
の配列ピッチＬに等しく各突出部１８Ａが設けられてい
るので、容易に位置決めが行われることにより可能とな
る。
Ａを導電性ペースト１７に対向させた状態で、保持機構
１０を下降させて先ずその一辺４Ａの第１の隅５ａに導
電性ペースト１７を付着させる。これは各チップ素子４
の配列ピッチＬに等しく各突出部１８Ａが設けられてい
るので、容易に位置決めが行われることにより可能とな
る。
【００２３】次に、図１１に示すように、図１０の位置
から保持機構１０を左方向に移動させた状態で下降させ
て、各チップ素子４の一辺４Ａの第２の隅５ｂに導電性
ペースト１７を付着させる。
から保持機構１０を左方向に移動させた状態で下降させ
て、各チップ素子４の一辺４Ａの第２の隅５ｂに導電性
ペースト１７を付着させる。
【００２４】続いて、各隅５ａ，５ｂの導電性ペースト
１７を乾燥した後、保持機構１０を反転させ、今度は各
チップ素子４の他辺４Ｂに対して同様な作業を行って、
その他辺４Ｂの第３の隅５ｃ，第４の隅５ｄに導電性ペ
ースト１７を付着させる。この場合、保持機構１０の各
貫通孔１３に対して前記のようなパンチ機構を適用する
ことにより、各チップ素子４の他辺４Ｂを整列させて露
出させることができるようになる。
１７を乾燥した後、保持機構１０を反転させ、今度は各
チップ素子４の他辺４Ｂに対して同様な作業を行って、
その他辺４Ｂの第３の隅５ｃ，第４の隅５ｄに導電性ペ
ースト１７を付着させる。この場合、保持機構１０の各
貫通孔１３に対して前記のようなパンチ機構を適用する
ことにより、各チップ素子４の他辺４Ｂを整列させて露
出させることができるようになる。
【００２５】次に、各隅５ｃ，５ｄの導電ペースト１７
を乾燥させることにより、図１の複合チップ素子１が得
られる。すなわち、第１の隅５ａに形成された導電性ペ
ースト１７は第１の端子電極５Ａとなり、以下第２乃至
第４の各隅５ｂ乃至５ｄに形成された各導電性ペースト
１７は、各々第２乃至第４の端子電極５Ｂ乃至５Ｄとな
る。
を乾燥させることにより、図１の複合チップ素子１が得
られる。すなわち、第１の隅５ａに形成された導電性ペ
ースト１７は第１の端子電極５Ａとなり、以下第２乃至
第４の各隅５ｂ乃至５ｄに形成された各導電性ペースト
１７は、各々第２乃至第４の端子電極５Ｂ乃至５Ｄとな
る。
【００２６】このような製造方法によれば、複数個のチ
ップ素子４を各間隔を一定に保つように保持機構１０に
よって一体に保持した状態で、各チップ素子４の一辺４
Ａの両隅５ａ，５ｂ及び他辺４Ｂの両隅５ｃ，５ｄに対
して導電性ペースト１７を付着して各端子電極５Ａ乃至
５Ｄを形成するので、複数の端子電極を精度良く形成す
ることができる。
ップ素子４を各間隔を一定に保つように保持機構１０に
よって一体に保持した状態で、各チップ素子４の一辺４
Ａの両隅５ａ，５ｂ及び他辺４Ｂの両隅５ｃ，５ｄに対
して導電性ペースト１７を付着して各端子電極５Ａ乃至
５Ｄを形成するので、複数の端子電極を精度良く形成す
ることができる。
【００２７】すなわち、本発明では各チップ素子４の配
列ピッチに合わせて付着すべき導電性ペースト１７を用
意しておき、この状態で各チップ素子４を下降させてそ
の一辺４Ａ又は４Ｂの各隅に導電性ペースト１７を付着
させるので、これら付着した部分以外に導電性ペースト
１７が広がることはない。よって従来のように、隣接す
る端子電極が短絡するおそれはなく、また残存ペースト
によって汚染されることもないため外観不良を抑えるこ
とができる。
列ピッチに合わせて付着すべき導電性ペースト１７を用
意しておき、この状態で各チップ素子４を下降させてそ
の一辺４Ａ又は４Ｂの各隅に導電性ペースト１７を付着
させるので、これら付着した部分以外に導電性ペースト
１７が広がることはない。よって従来のように、隣接す
る端子電極が短絡するおそれはなく、また残存ペースト
によって汚染されることもないため外観不良を抑えるこ
とができる。
【００２８】保持機構に整列させる各チップ素子のピッ
チは、目的，用途等に応じて任意に変更することができ
る。また、コンデンサに限らず他のチップ素子に端子電
極を形成する場合にも同様に適用することができる。
チは、目的，用途等に応じて任意に変更することができ
る。また、コンデンサに限らず他のチップ素子に端子電
極を形成する場合にも同様に適用することができる。
【００２９】
【発明の効果】以上述べたように本発明によれば、複数
個のチップ素子を各間隔を一定に保つように一体に保持
した状態で各チップ素子の隅に端子電極を形成するよう
にしたので、各端子電極の寸法を精度良く形成すること
ができる。
個のチップ素子を各間隔を一定に保つように一体に保持
した状態で各チップ素子の隅に端子電極を形成するよう
にしたので、各端子電極の寸法を精度良く形成すること
ができる。
【図面の簡単な説明】
【図１】本発明の複合チップ素子の実施例を示す斜視図
である。
である。
【図２】本実施例に用いられる誘電体基板を示す平面図
である。
である。
【図３】本実施例に用いられるその他の誘電体基板を示
す平面図である。
す平面図である。
【図４】本発明の複合チップ素子の実施例を示す平面図
である。
である。
【図５】図４のＡ−Ａ′断面図である。
【図６】図４のＢ−Ｂ′断面図である。
【図７】本実施例複合チップ素子の等価回路である。
【図８】本実施例素子の製造方法に用いられる保持機構
を示す断面図である。
を示す断面図である。
【図９】本実施例素子の製造方法における各チップ素子
の保持方法を説明する断面図である。
の保持方法を説明する断面図である。
【図１０】本実施例素子の製造方法における各チップ素
子に対する導電性ペーストの付着方法を説明する断面図
である。
子に対する導電性ペーストの付着方法を説明する断面図
である。
【図１１】本実施例素子の製造方法における各チップ素
子に対する導電性ペーストの付着方法を説明する断面図
である。
子に対する導電性ペーストの付着方法を説明する断面図
である。
【図１２】本実施例素子の製造方法に用いられるペース
ト付着機構を示す断面図である。
ト付着機構を示す断面図である。
【図１３】従来素子を示す斜視図である。
【図１４】従来素子の製造方法を示す断面図である。
【図１５】従来素子の製造方法を示す断面図である。
【図１６】従来素子の製造方法を示す断面図である。
２，３ 誘電体基板 ２Ａ，２Ｂ，３Ａ，３Ｂ 導電層 ４ チップ素子 ５Ａ，５Ｂ，５Ｃ，５Ｄ 端子電極 １０ 保持機構 １７ 導電性ペースト １８ ペースト付着機構
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｇ 4/30 ３１１ Ｄ 8019−5Ｅ (72)発明者 会津 行 東京都中央区日本橋一丁目13番１号 ティ ーディーケイ株式会社内
Claims (2)
- 【請求項１】 方形状の第１及び第２の誘電体基板と、
該第１の誘電体基板の表面に互いに絶縁されて設けられ
各々一端が隅部まで延長した第１の導電層及び第２の導
電層と、前記第２の誘電体基板の表面に互いに絶縁され
て設けられ各々一端が隅部まで延長した第３の導電層及
び第４の導電層とから成り、該第１と第２の誘電体基板
とが交互に積層されて方形状のチップ素子が形成され、
このチップ素子の四隅に各々前記第１の導電層乃至第４
の導電層に導通する第１乃至第４の端子電極が設けられ
たことを特徴とする複合チップ素子。 - 【請求項２】 各々内部に互いに絶縁されて一端が隅部
まで延長された複数の内部電極を有する方形状のチップ
素子を用意する工程と、この方形状のチップ素子を複数
個各々の一辺が露出するように一体に保持する工程と、
露出された各チップ素子の一辺の両隅に順次端子電極を
形成する工程と、前記複数個のチップ素子を前記一辺に
対向した他辺を露出するように一体に保持する工程と、
露出された各チップ素子の他辺の両隅に順次端子電極を
形成する工程と、を含むことを特徴とする複合チップ素
子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3340699A JPH05175088A (ja) | 1991-12-24 | 1991-12-24 | 複合チップ素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3340699A JPH05175088A (ja) | 1991-12-24 | 1991-12-24 | 複合チップ素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175088A true JPH05175088A (ja) | 1993-07-13 |
Family
ID=18339467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3340699A Pending JPH05175088A (ja) | 1991-12-24 | 1991-12-24 | 複合チップ素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175088A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000226689A (ja) * | 1999-02-08 | 2000-08-15 | Murata Mfg Co Ltd | 電子部品のバンプ電極形成方法および電子部品 |
| JP2002270477A (ja) * | 2001-03-07 | 2002-09-20 | Murata Mfg Co Ltd | セラミック電子部品の製造方法、波状形成部の形成方法ならびにセラミック電子部品 |
| US7673382B2 (en) | 2006-01-16 | 2010-03-09 | Tdk Corporation | External electrode forming method |
| JP2010226017A (ja) * | 2009-03-25 | 2010-10-07 | Tdk Corp | 電子部品の製造方法 |
| US8125764B2 (en) | 2009-04-22 | 2012-02-28 | Murata Manufacturing Co., Ltd. | Electronic component |
| WO2013039227A1 (ja) * | 2011-09-15 | 2013-03-21 | タイコエレクトロニクスジャパン合同会社 | Ｐｔｃデバイス |
| WO2023238552A1 (ja) * | 2022-06-07 | 2023-12-14 | 株式会社村田製作所 | 積層セラミックコンデンサ |
-
1991
- 1991-12-24 JP JP3340699A patent/JPH05175088A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000226689A (ja) * | 1999-02-08 | 2000-08-15 | Murata Mfg Co Ltd | 電子部品のバンプ電極形成方法および電子部品 |
| JP2002270477A (ja) * | 2001-03-07 | 2002-09-20 | Murata Mfg Co Ltd | セラミック電子部品の製造方法、波状形成部の形成方法ならびにセラミック電子部品 |
| US7673382B2 (en) | 2006-01-16 | 2010-03-09 | Tdk Corporation | External electrode forming method |
| US8181340B2 (en) | 2006-01-16 | 2012-05-22 | Tdk Corporation | External electrode forming method |
| JP2010226017A (ja) * | 2009-03-25 | 2010-10-07 | Tdk Corp | 電子部品の製造方法 |
| US8125764B2 (en) | 2009-04-22 | 2012-02-28 | Murata Manufacturing Co., Ltd. | Electronic component |
| WO2013039227A1 (ja) * | 2011-09-15 | 2013-03-21 | タイコエレクトロニクスジャパン合同会社 | Ｐｔｃデバイス |
| WO2023238552A1 (ja) * | 2022-06-07 | 2023-12-14 | 株式会社村田製作所 | 積層セラミックコンデンサ |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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