JPH06283385A - チップ型コンデンサアレイ - Google Patents
チップ型コンデンサアレイInfo
- Publication number
- JPH06283385A JPH06283385A JP5071945A JP7194593A JPH06283385A JP H06283385 A JPH06283385 A JP H06283385A JP 5071945 A JP5071945 A JP 5071945A JP 7194593 A JP7194593 A JP 7194593A JP H06283385 A JPH06283385 A JP H06283385A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- capacitor array
- type capacitor
- external electrodes
- external electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
Landscapes
- Ceramic Capacitors (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
(57)【要約】
【目的】 ＩＣチップのリードピンのピッチ間隔の狭間
隔化に対応可能なＳＭＤ用チップ型コンデンサアレイを
提供する。 【構成】 チップ型コンデンサアレイ２０は、チップの
一側面２３とこれに対向する側面２４とに各々複数の凹
凸を凹部分２６ａ〜２６ｄと凸部分２５ａ〜２５ｄが互
いに向き合うように千鳥格子パターンの如く配設すると
ともに、前記凸部２５ａ〜２５ｄの先端部分に外部電極
２７ａ〜２７ｄ（斜線部分）を厚膜形成し、さらに前記
凹部分２６ａ〜２６ｄに半円筒状の溝２８ａ〜２８ｄを
刻設し、該溝の内側面に凹部分の外部電極２９ａ〜２９
ｄ（斜線部分）を厚膜形成した構造である。
隔化に対応可能なＳＭＤ用チップ型コンデンサアレイを
提供する。 【構成】 チップ型コンデンサアレイ２０は、チップの
一側面２３とこれに対向する側面２４とに各々複数の凹
凸を凹部分２６ａ〜２６ｄと凸部分２５ａ〜２５ｄが互
いに向き合うように千鳥格子パターンの如く配設すると
ともに、前記凸部２５ａ〜２５ｄの先端部分に外部電極
２７ａ〜２７ｄ（斜線部分）を厚膜形成し、さらに前記
凹部分２６ａ〜２６ｄに半円筒状の溝２８ａ〜２８ｄを
刻設し、該溝の内側面に凹部分の外部電極２９ａ〜２９
ｄ（斜線部分）を厚膜形成した構造である。
Description
【０００１】
【産業上の利用分野】本発明は表面実装デバイス（Ｓｕ
ｒｆａｃｅ Ｍｏｕｎｔｅｄ Ｄｅｖｉｃｅ略してＳＭ
Ｄと称される。）タイプのチップ型コンデンサアレイに
関するものである。
ｒｆａｃｅ Ｍｏｕｎｔｅｄ Ｄｅｖｉｃｅ略してＳＭ
Ｄと称される。）タイプのチップ型コンデンサアレイに
関するものである。
【０００２】
【従来の技術】従来、表面実装基板においてコンデンサ
を複数個使用しなければならない回路がある場合、一般
にチップ型コンデンサ単品を使って実装を行うが、並べ
るコンデンサの数が多い場合には、複数のコンデンサが
一体となったコンデンサアレイを使用する。
を複数個使用しなければならない回路がある場合、一般
にチップ型コンデンサ単品を使って実装を行うが、並べ
るコンデンサの数が多い場合には、複数のコンデンサが
一体となったコンデンサアレイを使用する。
【０００３】特にＳＭＤタイプのＩＣチップにおいては
多数の入出力リードピンが狭いピンピッチで並んでお
り、単体のチップ型コンデンサよりもコンデンサアレイ
の方が省スペースとなって高密度実装に資するといえ
る。
多数の入出力リードピンが狭いピンピッチで並んでお
り、単体のチップ型コンデンサよりもコンデンサアレイ
の方が省スペースとなって高密度実装に資するといえ
る。
【０００４】上記コンデンサアレイのうちシャシまたは
パネル（ＧＮＤ電位）との間に所望の容量をもたせて、
ＵＨＦ回路等における好ましくない雑音（ノイズ電圧）
が出入りしないように側路するノイズフィルタとして用
いるチップ型コンデンサアレイとしては従来図３に示す
ような構成であった。
パネル（ＧＮＤ電位）との間に所望の容量をもたせて、
ＵＨＦ回路等における好ましくない雑音（ノイズ電圧）
が出入りしないように側路するノイズフィルタとして用
いるチップ型コンデンサアレイとしては従来図３に示す
ような構成であった。
【０００５】即ち、図３の（Ａ）は四個のコンデンサが
横並びに並設されて直方体チップ状に成型されたコンデ
ンサアレイの斜視図であり、また（Ｂ）は実装基板に面
実装した状態の平面図であって、対向する二チップ側面
３と４に外部電極１が当該側面から僅かに突設された構
造となっている。向かい合う外部電極同士は内部電極で
つながっており、また他の二側面にはグランドに接続さ
れるＧＮＤ用共通外部電極７及び８が配設されている。
各外部電極は実装基板に印刷された半田付けランド２に
半田付けされる。
横並びに並設されて直方体チップ状に成型されたコンデ
ンサアレイの斜視図であり、また（Ｂ）は実装基板に面
実装した状態の平面図であって、対向する二チップ側面
３と４に外部電極１が当該側面から僅かに突設された構
造となっている。向かい合う外部電極同士は内部電極で
つながっており、また他の二側面にはグランドに接続さ
れるＧＮＤ用共通外部電極７及び８が配設されている。
各外部電極は実装基板に印刷された半田付けランド２に
半田付けされる。
【０００６】上記チップ型コンデンサアレイ１０は一般
にグリーンシート法による製法が広く利用されている。
該製法はグリーンシートと呼ばれる通常は１０μｍ〜３
０μｍの厚さのセラミック（酸化チタンまたはチタン酸
バリウム等を主成分とする。）の焼成前の生シートに、
Ａｇ−Ｐｄ、Ａｇ等を主成分とする電極材料ペーストを
用いて導体印刷を行うことによって、各コンデンサの内
部電極及び共通内部電極を各生シートに形成する。この
生シートを必要に応じて複数枚重ね合わせて積層した
後、抜き金型等でチップ形状に成形し、大気中で９００
〜１２００℃にてセラミックと導体を同時に一体焼結し
て、その後、チップ側面に露出した内部電極の端部に銀
ペースト等を塗布、焼付し、さらにＮｉ電解メッキ、半
田メッキ等を施して外部電極部を完成するものである。
にグリーンシート法による製法が広く利用されている。
該製法はグリーンシートと呼ばれる通常は１０μｍ〜３
０μｍの厚さのセラミック（酸化チタンまたはチタン酸
バリウム等を主成分とする。）の焼成前の生シートに、
Ａｇ−Ｐｄ、Ａｇ等を主成分とする電極材料ペーストを
用いて導体印刷を行うことによって、各コンデンサの内
部電極及び共通内部電極を各生シートに形成する。この
生シートを必要に応じて複数枚重ね合わせて積層した
後、抜き金型等でチップ形状に成形し、大気中で９００
〜１２００℃にてセラミックと導体を同時に一体焼結し
て、その後、チップ側面に露出した内部電極の端部に銀
ペースト等を塗布、焼付し、さらにＮｉ電解メッキ、半
田メッキ等を施して外部電極部を完成するものである。
【０００７】
【発明が解決しようとする課題】しかしながら、前記従
来のコンデンサアレイ１０では外部電極１のピッチが
１．２７ｍｍ〜０．８ｍｍの領域に対応しているのに対
し、ＩＣのリードピンピッチは大集積化に伴う入出力ピ
ン数の増加によって従来の１．２７ｍｍから０．６５ｍ
ｍさらに０．５ｍｍピッチに縮小されてきており、ピッ
チの不整合を生じている。
来のコンデンサアレイ１０では外部電極１のピッチが
１．２７ｍｍ〜０．８ｍｍの領域に対応しているのに対
し、ＩＣのリードピンピッチは大集積化に伴う入出力ピ
ン数の増加によって従来の１．２７ｍｍから０．６５ｍ
ｍさらに０．５ｍｍピッチに縮小されてきており、ピッ
チの不整合を生じている。
【０００８】即ち、コンデンサアレイ１０は外部電極１
がＩＣチップのようなリード線でなく外部電極１を塗布
して形成することから電極幅ａを必然的に太くせざるを
えず、且つ実装基板の半田付けランド２を隣とのクリア
ランスｂを最低限保ちつつ前記外部電極１よりもやや広
く確保する必要があることから外部電極１のピッチは
０．８ｍｍが限界で、これ以上狭くすると半田付けの際
に隣合う半田付けランドとショートしてしまう恐れが大
きくなるのである。
がＩＣチップのようなリード線でなく外部電極１を塗布
して形成することから電極幅ａを必然的に太くせざるを
えず、且つ実装基板の半田付けランド２を隣とのクリア
ランスｂを最低限保ちつつ前記外部電極１よりもやや広
く確保する必要があることから外部電極１のピッチは
０．８ｍｍが限界で、これ以上狭くすると半田付けの際
に隣合う半田付けランドとショートしてしまう恐れが大
きくなるのである。
【０００９】一方前述のようにＩＣや超ＬＳＩに至って
は１００ピンを超える多ピンフラットパッケージが特に
一チップマイコンにおいては一般的となっており、隣合
う多数のリードピンをコンデンサに接続する回路構成の
場合に、従来のコンデンサアレイ１０を用いると図４の
基板配線の一部平面図が示すように、ＩＣチップ１１側
のリードピッチＸとコンデンサアレイ１０側の外部電極
ピッチＹが一致せず、基板配線に余分のスペースを確保
せねばならず、基板配線の設計の自由度が制限されてし
まうという問題点が生じていた。
は１００ピンを超える多ピンフラットパッケージが特に
一チップマイコンにおいては一般的となっており、隣合
う多数のリードピンをコンデンサに接続する回路構成の
場合に、従来のコンデンサアレイ１０を用いると図４の
基板配線の一部平面図が示すように、ＩＣチップ１１側
のリードピッチＸとコンデンサアレイ１０側の外部電極
ピッチＹが一致せず、基板配線に余分のスペースを確保
せねばならず、基板配線の設計の自由度が制限されてし
まうという問題点が生じていた。
【００１０】本発明は、上記事情に鑑みてなされたもの
であり、半田付けランドのクリアランスを確保しつつ外
部電極ピッチが従来に比して狭くでき、ＩＣチップのリ
ードピンピッチの狭間隔化に対応可能なチップ型コンデ
ンサアレイを提供するものである。
であり、半田付けランドのクリアランスを確保しつつ外
部電極ピッチが従来に比して狭くでき、ＩＣチップのリ
ードピンピッチの狭間隔化に対応可能なチップ型コンデ
ンサアレイを提供するものである。
【００１１】
【課題を解決するための手段】本発明は、積層セラミッ
クのチップ型コンデンサアレイにおいて、チップの一側
面とこれに対向する側面とに各々複数の凹凸を凹と凸も
しくは凹同士、凸同士が互いに向き合うように型抜きし
て配設するとともに、前記凸部の先端部分及び前記凹部
分にコンデンサの外部電極を厚膜形成したことを特徴と
するチップ型コンデンサアレイを提供することにより、
また、さらに上記凹部に半円筒状の溝を刻設し、該溝の
内側面に凹部分の外部電極を厚膜形成したことを特徴と
するチップ型コンデンサアレイを提供することにより、
上記目的を達成するものである。
クのチップ型コンデンサアレイにおいて、チップの一側
面とこれに対向する側面とに各々複数の凹凸を凹と凸も
しくは凹同士、凸同士が互いに向き合うように型抜きし
て配設するとともに、前記凸部の先端部分及び前記凹部
分にコンデンサの外部電極を厚膜形成したことを特徴と
するチップ型コンデンサアレイを提供することにより、
また、さらに上記凹部に半円筒状の溝を刻設し、該溝の
内側面に凹部分の外部電極を厚膜形成したことを特徴と
するチップ型コンデンサアレイを提供することにより、
上記目的を達成するものである。
【００１２】
【作用】本発明においては、チップ側面に配設された凸
部の先端部分の外部電極と該凸部に隣接する凹部に設け
た外部電極との距離を当該外部電極が半田付けされる実
装基板上の半田付けランド同士のクリアランスが十分に
確保される程度に離してある。
部の先端部分の外部電極と該凸部に隣接する凹部に設け
た外部電極との距離を当該外部電極が半田付けされる実
装基板上の半田付けランド同士のクリアランスが十分に
確保される程度に離してある。
【００１３】したがって、凹凸部分に配設した隣接する
外部電極間のピッチは凸部先端の外部電極に対応する半
田付けランドと、凹部の外部電極の半田付けランドから
の配線パターンとのクリアランスの許容値で決まるピッ
チ間隔まで狭くできる。
外部電極間のピッチは凸部先端の外部電極に対応する半
田付けランドと、凹部の外部電極の半田付けランドから
の配線パターンとのクリアランスの許容値で決まるピッ
チ間隔まで狭くできる。
【００１４】さらに、凸部の幅はセラミック素体の強度
が許せる範囲で狭くできるのでさらに外部電極のピッチ
を狭くすることができる。
が許せる範囲で狭くできるのでさらに外部電極のピッチ
を狭くすることができる。
【００１５】凹部分に形成する外部電極は半円筒状に刻
設した溝の内側面に塗布すればより確実に凹部分の外部
電極が形成でき、半田付けも容易となる。
設した溝の内側面に塗布すればより確実に凹部分の外部
電極が形成でき、半田付けも容易となる。
【００１６】
【実施例】本発明の実施例を、図面に基いて詳細に説明
する。
する。
【００１７】図１の（Ａ）は本発明に係わるチップ型コ
ンデンサアレイの構造を示す斜視図、（Ｂ）はその実装
基板に配置した状態の平面図である。
ンデンサアレイの構造を示す斜視図、（Ｂ）はその実装
基板に配置した状態の平面図である。
【００１８】図１の（Ａ）において、チップ型コンデン
サアレイ２０は、チップの一側面２３とこれに対向する
側面２４とに各々複数の凹凸を凹部分２６ａ〜２６ｄと
凸部分２５ａ〜２５ｄが互いに向き合うように千鳥格子
パターンの如く型抜きして配設するとともに、前記凸部
２５ａ〜２５ｄの先端部分に外部電極２７ａ〜２７ｄ
（斜線部分）を塗布、焼付することにより厚膜形成し、
さらに前記凹部分２６ａ〜２６ｄに半円筒状の溝２８ａ
〜２８ｄを刻設し、該溝の内側面の凹部分に外部電極２
９ａ〜２９ｄ（斜線部分）を塗布、焼付することにより
厚膜形成した構造である。尚、外部端子２８ａ〜２８
ｄ、２９ａ〜２９ｄが設けられた側面２３及び２４と隣
合う他の二側面にはグランドに接続されるＧＮＤ用共通
外部電極３０及び３１が配設されていることは従来チッ
プ型コンデンサアレイと同様である。
サアレイ２０は、チップの一側面２３とこれに対向する
側面２４とに各々複数の凹凸を凹部分２６ａ〜２６ｄと
凸部分２５ａ〜２５ｄが互いに向き合うように千鳥格子
パターンの如く型抜きして配設するとともに、前記凸部
２５ａ〜２５ｄの先端部分に外部電極２７ａ〜２７ｄ
（斜線部分）を塗布、焼付することにより厚膜形成し、
さらに前記凹部分２６ａ〜２６ｄに半円筒状の溝２８ａ
〜２８ｄを刻設し、該溝の内側面の凹部分に外部電極２
９ａ〜２９ｄ（斜線部分）を塗布、焼付することにより
厚膜形成した構造である。尚、外部端子２８ａ〜２８
ｄ、２９ａ〜２９ｄが設けられた側面２３及び２４と隣
合う他の二側面にはグランドに接続されるＧＮＤ用共通
外部電極３０及び３１が配設されていることは従来チッ
プ型コンデンサアレイと同様である。
【００１９】次に上記チップ型コンデンサアレイ２０を
実装基板に半田付け実装した場合、図１の（Ｂ）から明
らかなように、凸部分２５ａの外部電極２７ａが半田付
けされる半田付けランド３２ａと、隣合う凹部分の外部
電極２８ｃが半田付けされる半田付けランド３３ｃとの
距離ｈは凸部分２５ａを十分に突出させることで必要な
クリアランスとして確保できるし、また配線パターン３
５との距離ｍも凸部分の幅ｆがセラミック素体の強度が
許せる範囲で狭くできることから、半田付けとしてのク
リアランスを十分確保しつつ外部電極間のピッチＹをＩ
Ｃチップのリードピンピッチの狭間隔化に合わせること
が可能となる。
実装基板に半田付け実装した場合、図１の（Ｂ）から明
らかなように、凸部分２５ａの外部電極２７ａが半田付
けされる半田付けランド３２ａと、隣合う凹部分の外部
電極２８ｃが半田付けされる半田付けランド３３ｃとの
距離ｈは凸部分２５ａを十分に突出させることで必要な
クリアランスとして確保できるし、また配線パターン３
５との距離ｍも凸部分の幅ｆがセラミック素体の強度が
許せる範囲で狭くできることから、半田付けとしてのク
リアランスを十分確保しつつ外部電極間のピッチＹをＩ
Ｃチップのリードピンピッチの狭間隔化に合わせること
が可能となる。
【００２０】次に、上記本発明に係わるチップ型コンデ
ンサアレイ２０の製造は通常のグリーンシート法による
積層セラミックコンデンサの製造方法と異なるところは
無く、抜き金型の変更のみで対応できるので説明は省略
する。尚、凸部分先端の外部電極２７ａ〜２７ｄの厚膜
形成はターミネーター方式等を用いることにより簡単に
Ａｇ等を主成分とする電極材料ペーストを塗布、焼付す
ることができる点は本発明の構造上の利点といえるであ
ろう。
ンサアレイ２０の製造は通常のグリーンシート法による
積層セラミックコンデンサの製造方法と異なるところは
無く、抜き金型の変更のみで対応できるので説明は省略
する。尚、凸部分先端の外部電極２７ａ〜２７ｄの厚膜
形成はターミネーター方式等を用いることにより簡単に
Ａｇ等を主成分とする電極材料ペーストを塗布、焼付す
ることができる点は本発明の構造上の利点といえるであ
ろう。
【００２１】尚、本発明に係わるチップ型コンデンサの
形状は上記実施例以外にも例えば図２の（Ａ）及び
（Ｂ）に示されるように、凹凸部分が対向する側面にお
いて凹同士、凸同士が互いに向き合うように配設される
構造であっても本発明の意図する「各側面における隣合
う凸部先端と凹部分に設けられた外部電極が半田付けラ
ンドの十分なクリアランスを確保しつつ距離をもって配
置されること。」が達成されることは言うまでもない。
さらに付言すれば、（Ａ）の実施例では裏返しになって
も方向性がなく、（Ｂ）にいたっては表裏前後左右共に
方向性がないので取扱いに優れるといえる。
形状は上記実施例以外にも例えば図２の（Ａ）及び
（Ｂ）に示されるように、凹凸部分が対向する側面にお
いて凹同士、凸同士が互いに向き合うように配設される
構造であっても本発明の意図する「各側面における隣合
う凸部先端と凹部分に設けられた外部電極が半田付けラ
ンドの十分なクリアランスを確保しつつ距離をもって配
置されること。」が達成されることは言うまでもない。
さらに付言すれば、（Ａ）の実施例では裏返しになって
も方向性がなく、（Ｂ）にいたっては表裏前後左右共に
方向性がないので取扱いに優れるといえる。
【００２２】
【発明の効果】本発明に係わるチップ型コンデンサアレ
イは上記のように構成されているため外部電極のピッチ
間隔を狭くでき、ＩＣチップのリードピンのピッチ間隔
の狭間隔化に対応可能という優れた効果を有する。
イは上記のように構成されているため外部電極のピッチ
間隔を狭くでき、ＩＣチップのリードピンのピッチ間隔
の狭間隔化に対応可能という優れた効果を有する。
【図１】（Ａ）は本発明に係わるチップ型コンデンサア
レイの構造を示す斜視図であり、（Ｂ）はその実装基板
に配置した状態の平面図である。
レイの構造を示す斜視図であり、（Ｂ）はその実装基板
に配置した状態の平面図である。
【図２】他の実施例の斜視図であり、（Ａ）は凸同士、
凹同士が向き合っている構成の前後対称なチップ型コン
デンサアレイ（４ピン用）、（Ｂ）は同前後左右対称な
チップ型コンデンサアレイ（５ピン用）である。
凹同士が向き合っている構成の前後対称なチップ型コン
デンサアレイ（４ピン用）、（Ｂ）は同前後左右対称な
チップ型コンデンサアレイ（５ピン用）である。
【図３】（Ａ）は従来のコンデンサアレイの斜視図、
（Ｂ）はその実装基板に配置した状態の平面図である。
（Ｂ）はその実装基板に配置した状態の平面図である。
【図４】ＩＣチップのリードピンと従来のコンデンサア
レイの外部電極への基板配線例を示す平面図である。
レイの外部電極への基板配線例を示す平面図である。
１ 外部電極 ２ 半田付けランド ３及び４ 対向する二チップ側面 ７、８ ＧＮＤ用共通外部電極 ａ 電極幅 ｂ 半田付けランドの間隔 １０ チップ型コンデンサアレイ １１ ＩＣチップ Ｘ リードピンピッチ Ｙ 外部電極ピッチ ２０ チップ型コンデンサアレイ ２３及び２４ 対向する側面 ２５ａ〜２５ｄ 凸部分 ２６ａ〜２６ｄ 凹部分 ２７ａ〜２７ｄ 外部電極 ２８ａ〜２８ｄ 半円筒状の溝 ２９ａ〜２９ｄ 外部電極 ３０、３１ ＧＮＤ用共通外部電極 ３２ａ、３３ｃ 実装基板の半田付けランド ３５ 配線パターン ｍ 配線パターン３５との距離 ｈ ３２ａと３３ｃとの距離 ｆ 凸部分の幅
Claims (2)
- 【請求項１】 積層セラミックのチップ型コンデンサア
レイにおいて、チップの一側面とこれに対向する側面と
に各々複数の凹凸を凹と凸もしくは凹同士、凸同士が互
いに向き合うように型抜きして配設するとともに、前記
凸部の先端部分及び前記凹部分にコンデンサの外部電極
を厚膜形成したことを特徴とするチップ型コンデンサア
レイ。 - 【請求項２】 前記凹部に半円筒状の溝を刻設し、該溝
の内側面の凹部分に外部電極を厚膜形成したことを特徴
とする請求項１記載のチップ型コンデンサアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5071945A JPH06283385A (ja) | 1993-03-30 | 1993-03-30 | チップ型コンデンサアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5071945A JPH06283385A (ja) | 1993-03-30 | 1993-03-30 | チップ型コンデンサアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06283385A true JPH06283385A (ja) | 1994-10-07 |
Family
ID=13475145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5071945A Withdrawn JPH06283385A (ja) | 1993-03-30 | 1993-03-30 | チップ型コンデンサアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06283385A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998013841A1 (de) * | 1996-09-27 | 1998-04-02 | Siemens Matsushita Components Gmbh & Co. Kg | Passives netzwerk in chip-bauform |
| KR101536678B1 (ko) * | 2011-04-07 | 2015-07-14 | 가부시키가이샤 무라타 세이사쿠쇼 | 전자부품 |
-
1993
- 1993-03-30 JP JP5071945A patent/JPH06283385A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998013841A1 (de) * | 1996-09-27 | 1998-04-02 | Siemens Matsushita Components Gmbh & Co. Kg | Passives netzwerk in chip-bauform |
| KR101536678B1 (ko) * | 2011-04-07 | 2015-07-14 | 가부시키가이샤 무라타 세이사쿠쇼 | 전자부품 |
| US9536664B2 (en) | 2011-04-07 | 2017-01-03 | Murata Manufacturing Co., Ltd. | Electronic component |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000530 |