JP2568044Y2 - 電子部品 - Google Patents
電子部品Info
- Publication number
- JP2568044Y2 JP2568044Y2 JP1993013756U JP1375693U JP2568044Y2 JP 2568044 Y2 JP2568044 Y2 JP 2568044Y2 JP 1993013756 U JP1993013756 U JP 1993013756U JP 1375693 U JP1375693 U JP 1375693U JP 2568044 Y2 JP2568044 Y2 JP 2568044Y2
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- Japan
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- resistor
- chip
- layer
- jumper wire
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- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Description
【０００１】
【産業上の利用分野】本考案は、電子部品に係り、特に
小型化された抵抗あるいはコンデンサなどを並列に配し
た多連チップに対応した電子部品に関するものである。
小型化された抵抗あるいはコンデンサなどを並列に配し
た多連チップに対応した電子部品に関するものである。
【０００２】
【従来の技術】電子部品の高密度化に伴い、ＩＣチップ
がより小型化されてきている。そのＩＣチップの小型化
の例として、複数（通常２個あるいは４個）の抵抗が並
列に一体化配列されてなる抵抗多連チップが知られてい
る。
がより小型化されてきている。そのＩＣチップの小型化
の例として、複数（通常２個あるいは４個）の抵抗が並
列に一体化配列されてなる抵抗多連チップが知られてい
る。
【０００３】図５は４個の抵抗チップを一体化してなる
抵抗多連チップの一例を説明するための平面図である。
特に図５（ａ）でわかるように、抵抗チップ１ａ、１
ｂ、１ｃ、１ｄを並列に一体配列するように、一体化抵
抗体２が設けられている。すなわち、各抵抗チップ１ａ
〜１ｄには図５（ｂ）にも一部模式的に示すように、Ｒ
１、Ｒ２、Ｒ３、Ｒ４がかかるが、その抵抗値は同一で
あり、Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４である。
抵抗多連チップの一例を説明するための平面図である。
特に図５（ａ）でわかるように、抵抗チップ１ａ、１
ｂ、１ｃ、１ｄを並列に一体配列するように、一体化抵
抗体２が設けられている。すなわち、各抵抗チップ１ａ
〜１ｄには図５（ｂ）にも一部模式的に示すように、Ｒ
１、Ｒ２、Ｒ３、Ｒ４がかかるが、その抵抗値は同一で
あり、Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４である。
【０００４】上述したように、複数の抵抗チップが一体
に形成された抵抗体は実装面積の有効な活用と実装コス
トの低減等に大きく寄与している。
に形成された抵抗体は実装面積の有効な活用と実装コス
トの低減等に大きく寄与している。
【０００５】
【考案が解決しようとする課題】しかしながら、抵抗チ
ップの小型化に伴い、図６（ａ）に示すように絶縁基板
１０上に対応して整列された４つのランド４ａ、４ｂ、
４ｃ、４ｄ上に一体化抵抗チップ５を形成するような場
合、ランド４ａと４ｃ、そして４ｂと４ｄ間のような微
小間隔を通す必要のあるリードパターン６等の形成が困
難となる。そのため、ランド間以外の部位にリードパタ
ーンを形成する必要が出てきて、高密度実装に逆行する
結果となる。図６（ａ）において７ａ、７ｂ、７ｃ、７
ｄはそれぞれランド４ａ、４ｂ、４ｃ、４ｄに接続され
たリードパターンである。図６（ａ）においては図をわ
かりやすくするためハンダ層、レジスト部を省略して示
した。
ップの小型化に伴い、図６（ａ）に示すように絶縁基板
１０上に対応して整列された４つのランド４ａ、４ｂ、
４ｃ、４ｄ上に一体化抵抗チップ５を形成するような場
合、ランド４ａと４ｃ、そして４ｂと４ｄ間のような微
小間隔を通す必要のあるリードパターン６等の形成が困
難となる。そのため、ランド間以外の部位にリードパタ
ーンを形成する必要が出てきて、高密度実装に逆行する
結果となる。図６（ａ）において７ａ、７ｂ、７ｃ、７
ｄはそれぞれランド４ａ、４ｂ、４ｃ、４ｄに接続され
たリードパターンである。図６（ａ）においては図をわ
かりやすくするためハンダ層、レジスト部を省略して示
した。
【０００６】図６（ｂ）は図６（ａ）のＢ−Ｂ断面図で
あり、リードパターン６がランド４ｂ、４ｄ間そして一
体化抵抗チップ５の下方に配されている状況がわかる。
このように抵抗チップが微小化されるに伴い、ランド間
を通すリードパターン本数が少なくなっているものの、
微小間隔のランド間にリードパターンを形成するのは困
難となってきている。なお、８ｂ、８ｄはハンダ層、９
はレジストを示す。
あり、リードパターン６がランド４ｂ、４ｄ間そして一
体化抵抗チップ５の下方に配されている状況がわかる。
このように抵抗チップが微小化されるに伴い、ランド間
を通すリードパターン本数が少なくなっているものの、
微小間隔のランド間にリードパターンを形成するのは困
難となってきている。なお、８ｂ、８ｄはハンダ層、９
はレジストを示す。
【０００７】そこで本考案は上記課題を考慮して、抵抗
チップあるいはコンデンサチップの小型化、微小化に影
響されず、有効なリードパターンを有する抵抗チップあ
るいはコンデンサチップとしての電子部品を提供するこ
とを目的とする。
チップあるいはコンデンサチップの小型化、微小化に影
響されず、有効なリードパターンを有する抵抗チップあ
るいはコンデンサチップとしての電子部品を提供するこ
とを目的とする。
【０００８】
【課題を解決するための手段】上記課題は本考案によれ
ば、絶縁基板の表面に複数の抵抗あるいはコンデンサな
どを並列に配した多連チップからなる電子部品におい
て、上記複数の抵抗あるいはコンデンサが形成されてな
る層とジャンパー線用の導電層とが絶縁層を介して上記
絶縁基板の同一面側に設けられたことを特徴とする電子
部品によって解決される。
ば、絶縁基板の表面に複数の抵抗あるいはコンデンサな
どを並列に配した多連チップからなる電子部品におい
て、上記複数の抵抗あるいはコンデンサが形成されてな
る層とジャンパー線用の導電層とが絶縁層を介して上記
絶縁基板の同一面側に設けられたことを特徴とする電子
部品によって解決される。
【０００９】
【作用】本考案によれば、プリント配線基板上に配設さ
れる抵抗あるいはコンデンサなどの多連チップにリード
パターンを配設した状態になるように予めジャンパー手
段２４を設けているので、チップ小型化に伴うリードパ
ターン等の引き廻しが改善されることになり、高密度実
装に寄与し得るものである。
れる抵抗あるいはコンデンサなどの多連チップにリード
パターンを配設した状態になるように予めジャンパー手
段２４を設けているので、チップ小型化に伴うリードパ
ターン等の引き廻しが改善されることになり、高密度実
装に寄与し得るものである。
【００１０】
【実施例】以下、本考案の実施例を図面を参照して説明
する。
する。
【００１１】図１及び図２は本考案に係る抵抗チップと
しての電子部品の一実施例を示す模式回路図及び断面図
である。まず図１に示すように、本考案の第一実施例は
一方の端子電極側にジャンパー線（ＪＷ）端子電極２２
ａ、抵抗端子電極２０ａ、２０ｂ、２０ｃ、２０ｄを順
に備え、対向する端子電極側には抵抗端子電極２１ａ、
２１ｂ、２１ｃ、２１ｄ及びジャンパー線端子電極２３
ａを順に備えており、これらの抵抗は一体に形成された
抵抗チップのため図１に示したように、２０ａと２１
ａ、２０ｂと２１ｂ、２０ｃと２１ｃ、２０ｄと２１ｄ
のそれぞれの間にそれぞれ同一体の抵抗がかけられ、し
かもジャンパー線端子電極２２ａと２３ａとが予めジャ
ンパー線２４によって接続された構成となっている。
しての電子部品の一実施例を示す模式回路図及び断面図
である。まず図１に示すように、本考案の第一実施例は
一方の端子電極側にジャンパー線（ＪＷ）端子電極２２
ａ、抵抗端子電極２０ａ、２０ｂ、２０ｃ、２０ｄを順
に備え、対向する端子電極側には抵抗端子電極２１ａ、
２１ｂ、２１ｃ、２１ｄ及びジャンパー線端子電極２３
ａを順に備えており、これらの抵抗は一体に形成された
抵抗チップのため図１に示したように、２０ａと２１
ａ、２０ｂと２１ｂ、２０ｃと２１ｃ、２０ｄと２１ｄ
のそれぞれの間にそれぞれ同一体の抵抗がかけられ、し
かもジャンパー線端子電極２２ａと２３ａとが予めジャ
ンパー線２４によって接続された構成となっている。
【００１２】図２の断面図にその具体的構造が示されて
いるように、多層構造であり、絶縁基板としてのアルミ
ナ（Ａｌ2Ｏ3）基板２５の同一面上にＮｉからなるジャ
ンパー線層２６、ガラス成分の保護コート２７、更にそ
の上方にＲｕＯ2等からなる抵抗体層２８、保護コート
２９を設ける。ジャンパー線層２６と抵抗体層２８はそ
れぞれの端子電極３０に接続される。このように抵抗体
層２８で構成される多連チップに対し、この多連チップ
を構成する抵抗体層２８の下面の一部にジャンパー線機
能を有する層を予め設けることによってリードパターン
の引き回しがなくなり、このリードパターン引き回しの
分だけ少なくとも電子部品を小型化できる。
いるように、多層構造であり、絶縁基板としてのアルミ
ナ（Ａｌ2Ｏ3）基板２５の同一面上にＮｉからなるジャ
ンパー線層２６、ガラス成分の保護コート２７、更にそ
の上方にＲｕＯ2等からなる抵抗体層２８、保護コート
２９を設ける。ジャンパー線層２６と抵抗体層２８はそ
れぞれの端子電極３０に接続される。このように抵抗体
層２８で構成される多連チップに対し、この多連チップ
を構成する抵抗体層２８の下面の一部にジャンパー線機
能を有する層を予め設けることによってリードパターン
の引き回しがなくなり、このリードパターン引き回しの
分だけ少なくとも電子部品を小型化できる。
【００１３】上記実施例の製法としては、ほぼ従来と同
様にワークシート上で各層の一括印刷した後、所定の多
層構造に重ねて一括焼成する工程をとる。図３は本考案
に係る抵抗チップの他の実施例回路図であり、図１に示
したジャンパー線端子の位置及び抵抗端子電極の位置を
一部変更した構成となっている。図３に示した構成要素
で、図１に示した構成要素と同一のものは同一符号で示
した。
様にワークシート上で各層の一括印刷した後、所定の多
層構造に重ねて一括焼成する工程をとる。図３は本考案
に係る抵抗チップの他の実施例回路図であり、図１に示
したジャンパー線端子の位置及び抵抗端子電極の位置を
一部変更した構成となっている。図３に示した構成要素
で、図１に示した構成要素と同一のものは同一符号で示
した。
【００１４】すなわち、図３に示した実施例では、抵抗
端子電極２０ａと２１ａ、２０ｂと２１ｂ、２０ｃと２
１ｃ、２０ｄと２１ｄが接続されて抵抗がかけられ、他
方ジャンパー線端子電極は２２ａは抵抗端子電極２０ｂ
と２０ｃとの間にあり、図１と同様の位置のジャンパー
線２３ａとジャンパー線２４を介して予め配設された構
成となっている。図３における断面構造も端子電極の取
り出しが異なるのみで図２に示した構造とほぼ同等の構
造により得ることができる。
端子電極２０ａと２１ａ、２０ｂと２１ｂ、２０ｃと２
１ｃ、２０ｄと２１ｄが接続されて抵抗がかけられ、他
方ジャンパー線端子電極は２２ａは抵抗端子電極２０ｂ
と２０ｃとの間にあり、図１と同様の位置のジャンパー
線２３ａとジャンパー線２４を介して予め配設された構
成となっている。図３における断面構造も端子電極の取
り出しが異なるのみで図２に示した構造とほぼ同等の構
造により得ることができる。
【００１５】図４は本考案に係るコンデンサチップの一
実施例回路図である。図４に示した実施例は、図１に示
した抵抗チップの代わりにコンデンサチップとしたもの
であって、コンデンサチップにもジャンパー線２４を予
め配設しておくことができる。図４に示したコンデンサ
チップの構造は図２に示した抵抗体層２８の部位を絶縁
層で挟まれた導体層のコンデンサ構造とすればよい。
実施例回路図である。図４に示した実施例は、図１に示
した抵抗チップの代わりにコンデンサチップとしたもの
であって、コンデンサチップにもジャンパー線２４を予
め配設しておくことができる。図４に示したコンデンサ
チップの構造は図２に示した抵抗体層２８の部位を絶縁
層で挟まれた導体層のコンデンサ構造とすればよい。
【００１６】
【考案の効果】以上説明したように本考案によれば、抵
抗やコンデンサ等の多連チップを構成する層の下面の一
部にジャンパー線機能を有する層を予め設けてあるた
め、リードパターンの引き回しを回避することができ、
このリードパターン引き回しの分だけ少なくとも部品の
小型化を図れる特徴を有する。
抗やコンデンサ等の多連チップを構成する層の下面の一
部にジャンパー線機能を有する層を予め設けてあるた
め、リードパターンの引き回しを回避することができ、
このリードパターン引き回しの分だけ少なくとも部品の
小型化を図れる特徴を有する。
【図１】本考案に係る抵抗チップの一実施例回路図であ
る。
る。
【図２】図１のＡ−Ａ断面図である。
【図３】本考案に係る抵抗チップの他の実施例回路図で
ある。
ある。
【図４】本考案に係るコンデンサチップの一実施例回路
図である。
図である。
【図５】抵抗多連チップを説明するための図である。
【図６】従来技術の問題点を説明するための図である。
１ａ，１ｂ，１ｃ，１ｄ 抵抗チップ ２ 一体化抵抗体 ４ａ，４ｂ，４ｃ，４ｄ ランド ５ 一体化抵抗チップ ６，７ａ，７ｂ，７ｃ，７ｄ リードパターン ８ｂ，８ｄ ハンダ層 ９ レジスト １０ 絶縁基板 ２０ａ〜２０ｄ，２１ａ〜２１ｄ 抵抗端子電極 ２２ａ，２３ａ ジャンパー線端子電極 ２４ ジャンパー線 ２６ ジャンパー線層 ２７，２９ 保護コート ２８ 抵抗体層 ３０ 端子電極
Claims (1)
- 【請求項１】 絶縁基板の表面に複数の抵抗あるいは
コンデンサなどを並列に配した多連チップからなる電子
部品において、 上記複数の抵抗あるいはコンデンサが形成されてなる層
とジャンパー線用の導電層とが絶縁層を介して上記絶縁
基板の同一面側に設けられたことを特徴とする電子部
品。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993013756U JP2568044Y2 (ja) | 1993-03-24 | 1993-03-24 | 電子部品 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993013756U JP2568044Y2 (ja) | 1993-03-24 | 1993-03-24 | 電子部品 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0672205U JPH0672205U (ja) | 1994-10-07 |
| JP2568044Y2 true JP2568044Y2 (ja) | 1998-04-08 |
Family
ID=11842102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1993013756U Expired - Fee Related JP2568044Y2 (ja) | 1993-03-24 | 1993-03-24 | 電子部品 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2568044Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56110605U (ja) * | 1980-01-23 | 1981-08-27 |
-
1993
- 1993-03-24 JP JP1993013756U patent/JP2568044Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0672205U (ja) | 1994-10-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |