JPH05254172A - サーマルヘッド駆動用ｉｃ - Google Patents
サーマルヘッド駆動用ｉｃInfo
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- JPH05254172A JPH05254172A JP5257892A JP5257892A JPH05254172A JP H05254172 A JPH05254172 A JP H05254172A JP 5257892 A JP5257892 A JP 5257892A JP 5257892 A JP5257892 A JP 5257892A JP H05254172 A JPH05254172 A JP H05254172A
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- thermal head
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/315—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material
- B41J2/32—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads
- B41J2/35—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads providing current or voltage to the thermal head
- B41J2/355—Control circuits for heating-element selection
Landscapes
- Electronic Switches (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 高速印字可能でラッチなしのサーマルヘッド
駆動用ＩＣを実現する。 【構成】 ＥＯＲ３０の出力がローの時にデータ入力、
ハイの時に印字を可能にする。印字するか否かはストロ
ーブ信号で決める。ＥＯＲ３０の入力端は選択信号端子
ＳＥＬ及びＳＥＬに接続する。使用する際、その一
方は電位を固定し、他方に選択信号を与える。 【効果】 ラッチなしでデータ入力と印字とを別タイミ
ングにでき、ストローブ信号を１種類にでき、単一仕様
のＩＣを複数個用いて複数分割印字を行える。
駆動用ＩＣを実現する。 【構成】 ＥＯＲ３０の出力がローの時にデータ入力、
ハイの時に印字を可能にする。印字するか否かはストロ
ーブ信号で決める。ＥＯＲ３０の入力端は選択信号端子
ＳＥＬ及びＳＥＬに接続する。使用する際、その一
方は電位を固定し、他方に選択信号を与える。 【効果】 ラッチなしでデータ入力と印字とを別タイミ
ングにでき、ストローブ信号を１種類にでき、単一仕様
のＩＣを複数個用いて複数分割印字を行える。
Description
【０００１】
【産業上の利用分野】本発明は、特にサーマルヘッド駆
動用ＩＣの改良に関し、さらにこれを用いて構成したサ
ーマルヘッド駆動回路の構成に関する。
動用ＩＣの改良に関し、さらにこれを用いて構成したサ
ーマルヘッド駆動回路の構成に関する。
【０００２】
【従来の技術】従来から、サーマルプリンタ、ファクシ
ミリ等、熱により印字を行う機器が用いられている。こ
の種の機器は、発熱抵抗体を所定個数並列配置したサー
マルヘッドを備え、この発熱抵抗体への通電を制御する
ことにより選択的に発熱させ、必要な文字等を印字する
ようにしている。
ミリ等、熱により印字を行う機器が用いられている。こ
の種の機器は、発熱抵抗体を所定個数並列配置したサー
マルヘッドを備え、この発熱抵抗体への通電を制御する
ことにより選択的に発熱させ、必要な文字等を印字する
ようにしている。
【０００３】発熱抵抗体への通電を制御する回路、すな
わちサーマルヘッド駆動回路は、通常、サーマルヘッド
駆動用ＩＣとして構成される。図１１には、一従来例に
係るサーマルヘッド駆動用ＩＣの内部回路の構成が示さ
れている。
わちサーマルヘッド駆動回路は、通常、サーマルヘッド
駆動用ＩＣとして構成される。図１１には、一従来例に
係るサーマルヘッド駆動用ＩＣの内部回路の構成が示さ
れている。
【０００４】この図に示されるＩＣは、６４ビットの駆
動出力を有するＩＣである。すなわち、抵抗体に接続さ
れる駆動出力端子ＤＯ1 〜ＤＯ64を備えている。また、
各ビットへの出力を制御するためのデータはシリアル入
力される。すなわち、このＩＣはシリアル入力端子ＳＩ
を有している。
動出力を有するＩＣである。すなわち、抵抗体に接続さ
れる駆動出力端子ＤＯ1 〜ＤＯ64を備えている。また、
各ビットへの出力を制御するためのデータはシリアル入
力される。すなわち、このＩＣはシリアル入力端子ＳＩ
を有している。
【０００５】このＩＣの回路は、シフトレジスタ１０、
ラッチ群１２、ＡＮＤ群１４及びトランジスタ群１６を
有している。シフトレジスタ１０は、６４個のＤフリッ
プフロップを縦続した構成であり、シリアル入力端子Ｓ
Ｉから入力されるデータをクロックに応じて順次シフト
し６４ビットパラレルのデータに変換して出力する。ク
ロックは、クロック端子ＣＬＫから入力される。ＳＯ
は、この図のＩＣを複数個並列して使用する場合のシリ
アル出力端子である。
ラッチ群１２、ＡＮＤ群１４及びトランジスタ群１６を
有している。シフトレジスタ１０は、６４個のＤフリッ
プフロップを縦続した構成であり、シリアル入力端子Ｓ
Ｉから入力されるデータをクロックに応じて順次シフト
し６４ビットパラレルのデータに変換して出力する。ク
ロックは、クロック端子ＣＬＫから入力される。ＳＯ
は、この図のＩＣを複数個並列して使用する場合のシリ
アル出力端子である。
【０００６】ラッチ群１２は、６４個のラッチを含む構
成であり、ラッチ信号に応じてシフトレジスタ１０のパ
ラレル出力をラッチする。ラッチ信号はラッチ信号端子
ＬＡＴ／ＬＡＴ（−）から入力され、その論理を正論理
とするか負論理とするかは制御信号端子ＣＴＬから入力
される制御信号により決定される。すなわち、ＥＯＲ１
８の一方の入力端をＩＣ内部でプルダウンしておき、こ
の入力端の電位を制御信号により制御することで、ＥＯ
Ｒ１８の他方の入力端にラッチ信号端子ＬＡＴ／ＬＡＴ
（−）から入力される信号の論理を決めることができ
る。
成であり、ラッチ信号に応じてシフトレジスタ１０のパ
ラレル出力をラッチする。ラッチ信号はラッチ信号端子
ＬＡＴ／ＬＡＴ（−）から入力され、その論理を正論理
とするか負論理とするかは制御信号端子ＣＴＬから入力
される制御信号により決定される。すなわち、ＥＯＲ１
８の一方の入力端をＩＣ内部でプルダウンしておき、こ
の入力端の電位を制御信号により制御することで、ＥＯ
Ｒ１８の他方の入力端にラッチ信号端子ＬＡＴ／ＬＡＴ
（−）から入力される信号の論理を決めることができ
る。
【０００７】ラッチ群１２によりラッチされたデータ
は、ＡＮＤ群１４に入力される。ＡＮＤ群１４は、６４
個の３入力ＡＮＤから構成されており、他の２個の入力
端にはストローブ信号が入力される。これら２個の入力
端の一方は、インバータ２０を介してストローブ信号端
子ＡＥＯ（−）に接続されかつプルアップされており、
他方は、バッファ２２を介してストローブ信号端子ＢＥ
Ｏに接続されかつプルダウンされている。ユーザは、ス
トローブ信号端子ＡＥＯ（−）及びＢＥＯのうちいずれ
かの電位を固定し、他方からストローブ信号を入力する
ことで、ローアクティブかハイアクティブかを選択でき
る。
は、ＡＮＤ群１４に入力される。ＡＮＤ群１４は、６４
個の３入力ＡＮＤから構成されており、他の２個の入力
端にはストローブ信号が入力される。これら２個の入力
端の一方は、インバータ２０を介してストローブ信号端
子ＡＥＯ（−）に接続されかつプルアップされており、
他方は、バッファ２２を介してストローブ信号端子ＢＥ
Ｏに接続されかつプルダウンされている。ユーザは、ス
トローブ信号端子ＡＥＯ（−）及びＢＥＯのうちいずれ
かの電位を固定し、他方からストローブ信号を入力する
ことで、ローアクティブかハイアクティブかを選択でき
る。
【０００８】トランジスタ群１６は、６４個のＦＥＴか
ら構成されている。ただし、バイポーラでも構わない。
ＡＮＤ群１４を構成するＡＮＤの出力端は、トランジス
タ群１６を構成するＦＥＴのゲートに接続されており、
このＦＥＴのソースドレイン間には図示しない発熱抵抗
体が接続されており、この発熱抵抗体には図示しない出
力電圧ＶH が印加される。なお、ＧＮＤ及びＧＮＤ2 は
接地端子である。
ら構成されている。ただし、バイポーラでも構わない。
ＡＮＤ群１４を構成するＡＮＤの出力端は、トランジス
タ群１６を構成するＦＥＴのゲートに接続されており、
このＦＥＴのソースドレイン間には図示しない発熱抵抗
体が接続されており、この発熱抵抗体には図示しない出
力電圧ＶH が印加される。なお、ＧＮＤ及びＧＮＤ2 は
接地端子である。
【０００９】このＩＣにより発熱・印字を実行する場
合、まず、ＳＩからデータをシリアル入力し、シフトレ
ジスタ１０によりこれをパラレルデータに変換する。さ
らに、パラレルデータをラッチ群１２によりラッチし、
ＡＮＤ群１４を経てトランジスタ群１６に出力する。ト
ランジスタ群１６はこのデータの値に応じて選択的にオ
ンオフし、６４個の発熱抵抗体が電圧ＶH により選択的
に通電され、発熱する。通電の時間はストローブ信号の
発生時間であるため、ストローブ信号の発生時間により
熱量を制御できる。また、シフトレジスタ１０とＡＮＤ
群１４との間にラッチ群１２が介在しているため、デー
タ入力と発熱抵抗体への通電を並行して実行でき、高速
な動作が可能である。
合、まず、ＳＩからデータをシリアル入力し、シフトレ
ジスタ１０によりこれをパラレルデータに変換する。さ
らに、パラレルデータをラッチ群１２によりラッチし、
ＡＮＤ群１４を経てトランジスタ群１６に出力する。ト
ランジスタ群１６はこのデータの値に応じて選択的にオ
ンオフし、６４個の発熱抵抗体が電圧ＶH により選択的
に通電され、発熱する。通電の時間はストローブ信号の
発生時間であるため、ストローブ信号の発生時間により
熱量を制御できる。また、シフトレジスタ１０とＡＮＤ
群１４との間にラッチ群１２が介在しているため、デー
タ入力と発熱抵抗体への通電を並行して実行でき、高速
な動作が可能である。
【００１０】また、シリアル出力端子ＳＯを備えている
ため、複数のＩＣを１個のブロックとして用いることが
できる。一方、サーマルヘッドを複数のブロックに区分
して各ブロック毎に印字制御を行うことにより並列性を
高め高速動作とすることが従来行われており、この場合
にはブロック数に応じて複数のストローブ信号を用いて
いる。
ため、複数のＩＣを１個のブロックとして用いることが
できる。一方、サーマルヘッドを複数のブロックに区分
して各ブロック毎に印字制御を行うことにより並列性を
高め高速動作とすることが従来行われており、この場合
にはブロック数に応じて複数のストローブ信号を用いて
いる。
【００１１】
【発明が解決しようとする課題】しかし、近年、さらに
回路を小型化しかつ光束性を維持向上させることが求め
られている。上述の構成では、ラッチ回路群が必要であ
るためこれが回路の小型化に支障となっていた。さら
に、複数のストローブ信号を用いてブロック毎の印字を
行う場合には、外部インタフェース回路が複雑になる。
回路を小型化しかつ光束性を維持向上させることが求め
られている。上述の構成では、ラッチ回路群が必要であ
るためこれが回路の小型化に支障となっていた。さら
に、複数のストローブ信号を用いてブロック毎の印字を
行う場合には、外部インタフェース回路が複雑になる。
【００１２】本発明は、このような問題点を解決するこ
とを課題としてなされたものであり、高速印字性能を維
持しつつラッチ回路群をなくすことを目的とする。ま
た、本発明は、ブロック毎の印字を行う場合に単一のス
トローブ信号で足り、かつ使用するＩＣの回路構成も単
一の構成で足りるようにすることを目的とする。
とを課題としてなされたものであり、高速印字性能を維
持しつつラッチ回路群をなくすことを目的とする。ま
た、本発明は、ブロック毎の印字を行う場合に単一のス
トローブ信号で足り、かつ使用するＩＣの回路構成も単
一の構成で足りるようにすることを目的とする。
【００１３】
【課題を解決するための手段】このような目的を達成す
るために、本発明のサーマルヘッド駆動用ＩＣは、複数
の選択信号端子と、この選択信号端子からの入力値の組
み合わせが所定値をとる場合にシリアルデータの入力
を、他の所定値をとる場合にストローブ信号が発生して
いる期間において抵抗体への通電を、それぞれ選択して
実行させる選択手段と、を備えることを特徴とする。
るために、本発明のサーマルヘッド駆動用ＩＣは、複数
の選択信号端子と、この選択信号端子からの入力値の組
み合わせが所定値をとる場合にシリアルデータの入力
を、他の所定値をとる場合にストローブ信号が発生して
いる期間において抵抗体への通電を、それぞれ選択して
実行させる選択手段と、を備えることを特徴とする。
【００１４】さらに、本発明のサーマルヘッド駆動回路
は、本発明のサーマルヘッド駆動用ＩＣを複数個備え、
これらサーマルヘッド駆動用ＩＣを複数のブロックにそ
れぞれ１個以上割り当て、前記複数の選択信号端子のう
ち第１のグループを各ブロック毎に異なる電位に固定
し、第１のグループに属さない選択信号端子のみを含む
第２のグループに選択信号を供給し、単一のストローブ
信号により抵抗体への通電を複数のブロックに分割して
行うことを特徴とする。
は、本発明のサーマルヘッド駆動用ＩＣを複数個備え、
これらサーマルヘッド駆動用ＩＣを複数のブロックにそ
れぞれ１個以上割り当て、前記複数の選択信号端子のう
ち第１のグループを各ブロック毎に異なる電位に固定
し、第１のグループに属さない選択信号端子のみを含む
第２のグループに選択信号を供給し、単一のストローブ
信号により抵抗体への通電を複数のブロックに分割して
行うことを特徴とする。
【００１５】そして、本発明のサーマルヘッドは、本発
明のサーマルヘッド駆動回路と、サーマルヘッド駆動回
路から電流の供給を受け発熱する抵抗体と、を備えるこ
とを特徴とする。
明のサーマルヘッド駆動回路と、サーマルヘッド駆動回
路から電流の供給を受け発熱する抵抗体と、を備えるこ
とを特徴とする。
【００１６】
【作用】本発明のサーマルヘッド駆動用ＩＣにおいて
は、複数の選択信号端子が設けられる。シリアルデータ
の入力は、この端子からの入力値の組み合わせが所定値
をとる場合に行われ、抵抗体への通電は、他の所定値を
とる場合に行われる。したがって、シリアルデータの入
力タイミング及び抵抗体への通電タイミングは専ら選択
信号端子からの入力値により決定され、ストローブ信号
は通電（印字）時間を決定するのみであるから、１種類
のストローブ信号で足りることとなる。さらに、シリア
ルデータの入力タイミングと抵抗体への通電タイミング
を異なるタイミングとしているため、ラッチ等の手段に
よるデータ保持の必要がなくなる。
は、複数の選択信号端子が設けられる。シリアルデータ
の入力は、この端子からの入力値の組み合わせが所定値
をとる場合に行われ、抵抗体への通電は、他の所定値を
とる場合に行われる。したがって、シリアルデータの入
力タイミング及び抵抗体への通電タイミングは専ら選択
信号端子からの入力値により決定され、ストローブ信号
は通電（印字）時間を決定するのみであるから、１種類
のストローブ信号で足りることとなる。さらに、シリア
ルデータの入力タイミングと抵抗体への通電タイミング
を異なるタイミングとしているため、ラッチ等の手段に
よるデータ保持の必要がなくなる。
【００１７】また、本発明のサーマルヘッド駆動回路
は、本発明のサーマルヘッド駆動用ＩＣを複数個備え
る。この回路は複数のブロックに分割して印字を行う構
成である。その際、複数の選択信号端子のうち第１のグ
ループを各ブロック毎に異なる電位に固定し（例えばプ
ルアップ、プルダウンし）、残りの端子から選択信号を
供給するようにしている。従って、ＩＣの構成は同一の
もので足りる。
は、本発明のサーマルヘッド駆動用ＩＣを複数個備え
る。この回路は複数のブロックに分割して印字を行う構
成である。その際、複数の選択信号端子のうち第１のグ
ループを各ブロック毎に異なる電位に固定し（例えばプ
ルアップ、プルダウンし）、残りの端子から選択信号を
供給するようにしている。従って、ＩＣの構成は同一の
もので足りる。
【００１８】そして、本発明のサーマルヘッドにおいて
は、本発明のサーマルヘッド駆動回路を用いて小型かつ
高速なサーマルヘッドが実現される。
は、本発明のサーマルヘッド駆動回路を用いて小型かつ
高速なサーマルヘッドが実現される。
【００１９】
【実施例】以下、本発明の好適な実施例について図面に
基づき説明する。なお、図１１に示される従来例と同様
の構成には同一の符号を付し説明を省略する。
基づき説明する。なお、図１１に示される従来例と同様
の構成には同一の符号を付し説明を省略する。
【００２０】図１には、本発明の第１実施例に係るサー
マルヘッド駆動用ＩＣの構成が示されている。この図か
ら明らかなように、本実施例はラッチ回路群１２を用い
ておらず、シフトレジスタ１０のパラレル出力が直接Ａ
ＮＤ群１４に入力される。なお、ＡＮＤ群１４は６４個
の２入力ＡＮＤから構成されている。
マルヘッド駆動用ＩＣの構成が示されている。この図か
ら明らかなように、本実施例はラッチ回路群１２を用い
ておらず、シフトレジスタ１０のパラレル出力が直接Ａ
ＮＤ群１４に入力される。なお、ＡＮＤ群１４は６４個
の２入力ＡＮＤから構成されている。
【００２１】この実施例においてラッチ回路群１２を廃
止するために付加した構成は、入力選択回路２４であ
る。入力選択回路２４は、クロック端子ＣＬＫとシフト
レジスタ１０の間に介在するＡＮＤ２６、ストローブ信
号端子ＳＴＢ（−）とＡＮＤ群１４の間に介在するＡＮ
Ｄ２８、並びにこれらＡＮＤ２６及び２８に出力を与え
るＥＯＲ３０を備えている。
止するために付加した構成は、入力選択回路２４であ
る。入力選択回路２４は、クロック端子ＣＬＫとシフト
レジスタ１０の間に介在するＡＮＤ２６、ストローブ信
号端子ＳＴＢ（−）とＡＮＤ群１４の間に介在するＡＮ
Ｄ２８、並びにこれらＡＮＤ２６及び２８に出力を与え
るＥＯＲ３０を備えている。
【００２２】ＥＯＲ３０の入力端は、それぞれプルアッ
プされると共に選択信号端子ＳＥＬ及びＳＥＬに接
続されており、ＳＥＬからの入力とＳＥＬからの入
力とが一致するときにロー、相違するときにハイを出力
する。ＥＯＲ３０の出力は、インバータ３２を介してＡ
ＮＤ２６に入力されており、従って、ＥＯＲ３０の出力
がハイのときのみクロックがシフトレジスタ１０に入力
される。一方、ＥＯＲ３０の出力は直接にＡＮＤ２８に
入力されており、従って、ＥＯＲ３０の出力がローのと
きのみストローブ信号がＡＮＤ群１４に入力される。
プされると共に選択信号端子ＳＥＬ及びＳＥＬに接
続されており、ＳＥＬからの入力とＳＥＬからの入
力とが一致するときにロー、相違するときにハイを出力
する。ＥＯＲ３０の出力は、インバータ３２を介してＡ
ＮＤ２６に入力されており、従って、ＥＯＲ３０の出力
がハイのときのみクロックがシフトレジスタ１０に入力
される。一方、ＥＯＲ３０の出力は直接にＡＮＤ２８に
入力されており、従って、ＥＯＲ３０の出力がローのと
きのみストローブ信号がＡＮＤ群１４に入力される。
【００２３】このような入力選択回路２４を設けた結
果、シフトレジスタ１０の動作とＡＮＤ群１４による出
力動作は異なるタイミングとなる。すなわち、このＩＣ
にＳＩを介してデータが入力されパラレル変換されてい
るときは印字は行われず、また、この動作が行われてい
ないタイミングにおいてのみ印字が行われ得る。従っ
て、従来、データの入力・パラレル変換の処理と印字と
を並行して行わせるため用いられていたラッチ機能が不
要となる。この結果、ゲート数が減り回路規模が小さく
なり、低コストで製造可能になる。加えて、高速印字性
も維持される。
果、シフトレジスタ１０の動作とＡＮＤ群１４による出
力動作は異なるタイミングとなる。すなわち、このＩＣ
にＳＩを介してデータが入力されパラレル変換されてい
るときは印字は行われず、また、この動作が行われてい
ないタイミングにおいてのみ印字が行われ得る。従っ
て、従来、データの入力・パラレル変換の処理と印字と
を並行して行わせるため用いられていたラッチ機能が不
要となる。この結果、ゲート数が減り回路規模が小さく
なり、低コストで製造可能になる。加えて、高速印字性
も維持される。
【００２４】さらに、ストローブ信号は、抵抗体に通電
する時間（熱量）を決定するのみであり、このＩＣに印
字を行わせるか否かは選択信号の値により定まる。従っ
て、この図に示される回路構成のＩＣを複数個用いてブ
ロック分割印字を行う際、ストローブ信号を複数種類用
いる必要がなく、外部インタフェースを簡素化でき、制
御方法も簡単になる。また、各ブロック毎に選択信号端
子ＳＥＬ及びＳＥＬのいずれかをプルダウンすれ
ば、選択信号も少なくて済む。
する時間（熱量）を決定するのみであり、このＩＣに印
字を行わせるか否かは選択信号の値により定まる。従っ
て、この図に示される回路構成のＩＣを複数個用いてブ
ロック分割印字を行う際、ストローブ信号を複数種類用
いる必要がなく、外部インタフェースを簡素化でき、制
御方法も簡単になる。また、各ブロック毎に選択信号端
子ＳＥＬ及びＳＥＬのいずれかをプルダウンすれ
ば、選択信号も少なくて済む。
【００２５】図２には、この実施例のＩＣ３４を４個用
いて構成したサーマルヘッド駆動回路の構成が示されて
いる。この回路はＩＣ３４を２個づつＡ及びＢブロック
に割り当て、２ブロック分割印字を可能にした回路であ
る。なお、図の簡単化のため各ＩＣ３４の端子ＤＯ及び
これに接続される抵抗体３６は１個のみ示している。各
ブロックにおいては、２個のＩＣ３４が縦続接続されて
いる。すなわち、一方のＩＣ３４の端子ＳＯが他方の端
子ＳＩに接続され、１ブロック＝１２８ビットに構成さ
れている。また、Ａブロックに属するＩＣ３４の選択信
号端子ＳＥＬは電源ＶDDにプルアップ、Ｂブロックに
属するＩＣ３４の選択信号端子ＳＥＬは接地ＧＮＤに
プルダウンされている。選択信号端子ＳＥＬには、各
ブロック共通の選択信号が入力されている。さらに、入
力データ、クロック、ストローブ信号は、各ブロック共
通の信号線から入力される。
いて構成したサーマルヘッド駆動回路の構成が示されて
いる。この回路はＩＣ３４を２個づつＡ及びＢブロック
に割り当て、２ブロック分割印字を可能にした回路であ
る。なお、図の簡単化のため各ＩＣ３４の端子ＤＯ及び
これに接続される抵抗体３６は１個のみ示している。各
ブロックにおいては、２個のＩＣ３４が縦続接続されて
いる。すなわち、一方のＩＣ３４の端子ＳＯが他方の端
子ＳＩに接続され、１ブロック＝１２８ビットに構成さ
れている。また、Ａブロックに属するＩＣ３４の選択信
号端子ＳＥＬは電源ＶDDにプルアップ、Ｂブロックに
属するＩＣ３４の選択信号端子ＳＥＬは接地ＧＮＤに
プルダウンされている。選択信号端子ＳＥＬには、各
ブロック共通の選択信号が入力されている。さらに、入
力データ、クロック、ストローブ信号は、各ブロック共
通の信号線から入力される。
【００２６】図３には、この回路の動作タイミングが示
されている。この図に示されるように、選択信号がハイ
の時にはＡブロックに属するＩＣ３４のＥＯＲ３０出力
がロー、Ｂブロックに属するＩＣ３４のＥＯＲ３０出力
がハイである。従って、ＡブロックにおいてはＡＮＤ２
６の出力がハイとなり、データ入力が行われ、Ｂブロッ
クにおいてはＡＮＤ２８の出力がローとなり、ストロー
ブ信号の発生期間に印字が行われる。
されている。この図に示されるように、選択信号がハイ
の時にはＡブロックに属するＩＣ３４のＥＯＲ３０出力
がロー、Ｂブロックに属するＩＣ３４のＥＯＲ３０出力
がハイである。従って、ＡブロックにおいてはＡＮＤ２
６の出力がハイとなり、データ入力が行われ、Ｂブロッ
クにおいてはＡＮＤ２８の出力がローとなり、ストロー
ブ信号の発生期間に印字が行われる。
【００２７】逆に、選択信号がローの時にはＡブロック
に属するＩＣ３４のＥＯＲ３０出力がハイ、Ｂブロック
に属するＩＣ３４のＥＯＲ３０出力がローである。従っ
て、ＡブロックにおいてはＡＮＤ２８の出力がハイとな
り、ストローブ信号の発生期間に印字が行われ、Ｂブロ
ックにおいてはＡＮＤ２６の出力がローとなり、データ
入力が行われる。
に属するＩＣ３４のＥＯＲ３０出力がハイ、Ｂブロック
に属するＩＣ３４のＥＯＲ３０出力がローである。従っ
て、ＡブロックにおいてはＡＮＤ２８の出力がハイとな
り、ストローブ信号の発生期間に印字が行われ、Ｂブロ
ックにおいてはＡＮＤ２６の出力がローとなり、データ
入力が行われる。
【００２８】このように、本実施例のＩＣ３４を用いて
ブロック分割印字を行う際には、選択信号端子ＳＥＬ
及びＳＥＬのいずれかの電位をブロック毎に異なる電
位とし、残った選択信号端子ＳＥＬ又はＳＥＬに選
択信号を入力すればよい。従って、各ブロック毎に動作
論理が異なるにもかかわらず、単一仕様のＩＣ３４を用
いかつストローブ信号を１種類のみ用いて高速の印字を
行うことができ、ＩＣ３４製造工程上の変更（２以上の
動作論理への対応）が不要である。また、選択信号端子
ＳＥＬ又はＳＥＬをプルアップするブロックの場
合、ＩＣ３４内部でプルアップが行われているため、単
にワイヤボンディングを行わないのみで（オープンとす
るのみで）良く、ワイヤボンディング箇所数が減少す
る。
ブロック分割印字を行う際には、選択信号端子ＳＥＬ
及びＳＥＬのいずれかの電位をブロック毎に異なる電
位とし、残った選択信号端子ＳＥＬ又はＳＥＬに選
択信号を入力すればよい。従って、各ブロック毎に動作
論理が異なるにもかかわらず、単一仕様のＩＣ３４を用
いかつストローブ信号を１種類のみ用いて高速の印字を
行うことができ、ＩＣ３４製造工程上の変更（２以上の
動作論理への対応）が不要である。また、選択信号端子
ＳＥＬ又はＳＥＬをプルアップするブロックの場
合、ＩＣ３４内部でプルアップが行われているため、単
にワイヤボンディングを行わないのみで（オープンとす
るのみで）良く、ワイヤボンディング箇所数が減少す
る。
【００２９】図４には、本発明の第２実施例に係るサー
マルヘッド駆動用ＩＣの構成が示されている。この実施
例においては、選択信号の入力端子としてＳＥＬ−Ｄ、
Ａ／Ｂ、ＳＥＬ−Ｓ、／の４種類が設けられてい
る。入力選択回路３８のＥＯＲ３０の入力端はＳＥＬ−
Ｄ及びＡ／Ｂに接続されており、さらにＡＮＤ２８は３
入力ＡＮＤとして構成されている。ＡＮＤ２８の入力端
は、第１実施例と同様インバータ３２及びＳＴＢ（−）
に接続されているほか、ＥＯＲ４０に接続されている。
ＥＯＲ４０の入力端は、ＳＥＬ−Ｓ及び／に接続さ
れている。
マルヘッド駆動用ＩＣの構成が示されている。この実施
例においては、選択信号の入力端子としてＳＥＬ−Ｄ、
Ａ／Ｂ、ＳＥＬ−Ｓ、／の４種類が設けられてい
る。入力選択回路３８のＥＯＲ３０の入力端はＳＥＬ−
Ｄ及びＡ／Ｂに接続されており、さらにＡＮＤ２８は３
入力ＡＮＤとして構成されている。ＡＮＤ２８の入力端
は、第１実施例と同様インバータ３２及びＳＴＢ（−）
に接続されているほか、ＥＯＲ４０に接続されている。
ＥＯＲ４０の入力端は、ＳＥＬ−Ｓ及び／に接続さ
れている。
【００３０】このような構成の入力選択回路３８におい
て、特にＥＯＲ３０及びＡＮＤ２６はＳＩからのデータ
入力のためのゲートとして機能する。すなわち、ＥＯＲ
３０の出力がハイであれば、クロックがシフトレジスタ
１０に入力され、データがＳＩから入力される。
て、特にＥＯＲ３０及びＡＮＤ２６はＳＩからのデータ
入力のためのゲートとして機能する。すなわち、ＥＯＲ
３０の出力がハイであれば、クロックがシフトレジスタ
１０に入力され、データがＳＩから入力される。
【００３１】また、特にＥＯＲ４０、インバータ３２及
びＡＮＤ２８は印字のためのゲートとして機能する。す
なわち、ＥＯＲ３０の出力がローであってデータ入力が
行われていないときのみＡＮＤ２８の出力がハイとなり
得るため、印字タイミングはデータ入力タイミングと異
なるタイミングとなる。また、このＩＣにおいて印字を
行うか否かはＥＯＲ４０の出力により決定され、印字時
間はストローブ信号により決定される。
びＡＮＤ２８は印字のためのゲートとして機能する。す
なわち、ＥＯＲ３０の出力がローであってデータ入力が
行われていないときのみＡＮＤ２８の出力がハイとなり
得るため、印字タイミングはデータ入力タイミングと異
なるタイミングとなる。また、このＩＣにおいて印字を
行うか否かはＥＯＲ４０の出力により決定され、印字時
間はストローブ信号により決定される。
【００３２】図５には、この実施例のＩＣ４２を８個用
い、４ブロック分割印字を行うようにした回路の構成が
示されている。各ブロックにはそれぞれ２個のＩＣ４２
が割り当てられており、各ＩＣ４２のＳＥＬ−Ｄ、ＳＥ
Ｌ−Ｓ、ＳＴＢ（−）及びＣＬＫに係る信号線は共通で
ある。また、４個のブロックのうちＡ−及びＡ−に
属する４個のＩＣ４２は縦続接続されており、合計２５
６ビットのシリアルデータをパラレルに変換する。同様
に、Ｂ−及びＢ−に属する４個のＩＣ４２は縦続接
続されており、合計２５６ビットのシリアルデータをパ
ラレルに変換する。Ａ−及びＡ−とＢ−及びＢ−
には共通の信号線からデータが入力される。
い、４ブロック分割印字を行うようにした回路の構成が
示されている。各ブロックにはそれぞれ２個のＩＣ４２
が割り当てられており、各ＩＣ４２のＳＥＬ−Ｄ、ＳＥ
Ｌ−Ｓ、ＳＴＢ（−）及びＣＬＫに係る信号線は共通で
ある。また、４個のブロックのうちＡ−及びＡ−に
属する４個のＩＣ４２は縦続接続されており、合計２５
６ビットのシリアルデータをパラレルに変換する。同様
に、Ｂ−及びＢ−に属する４個のＩＣ４２は縦続接
続されており、合計２５６ビットのシリアルデータをパ
ラレルに変換する。Ａ−及びＡ−とＢ−及びＢ−
には共通の信号線からデータが入力される。
【００３３】各ブロックにおいては、Ａ／Ｂ及び／
がプルアップ又はプルダウンされている。例えばブロッ
クＡ−ではＡ／Ｂ＝ハイ、／＝ハイ、Ａ−では
Ａ／Ｂ＝ハイ、／＝ロー、Ｂ−ではＡ／Ｂ＝ロ
ー、／＝ハイ、Ｂ−ではＡ／Ｂ＝ロー、／＝
ローである。
がプルアップ又はプルダウンされている。例えばブロッ
クＡ−ではＡ／Ｂ＝ハイ、／＝ハイ、Ａ−では
Ａ／Ｂ＝ハイ、／＝ロー、Ｂ−ではＡ／Ｂ＝ロ
ー、／＝ハイ、Ｂ−ではＡ／Ｂ＝ロー、／＝
ローである。
【００３４】図６には、この回路の動作タイミングが示
されている。まず、各ＩＣ４２に端子ＳＥＬ−Ｄから入
力される選択信号がローの場合、Ａ／ＢがハイのＩＣ４
２ではＥＯＲ３０の出力がハイ、Ａ／ＢがローのＩＣ４
２ではローとなる。従って、Ａ−及びＡ−ではデー
タ入力が、Ｂ−又はＢ−では印字が、それぞれ行わ
れる。逆に、各ＩＣ４２に端子ＳＥＬ−Ｄから入力され
る選択信号がハイの場合、Ａ／ＢがハイのＩＣ４２では
ＥＯＲ３０の出力がロー、Ａ／ＢがローのＩＣ４２では
ハイとなる。従って、Ａ−又はＡ−では印字が、Ｂ
−及びＢ−ではデータ入力が、それぞれ行われる。
言い換えれば、Ａ／Ｂは、印字に係るブロックがＡであ
るかＢであるかを選択するための端子である。
されている。まず、各ＩＣ４２に端子ＳＥＬ−Ｄから入
力される選択信号がローの場合、Ａ／ＢがハイのＩＣ４
２ではＥＯＲ３０の出力がハイ、Ａ／ＢがローのＩＣ４
２ではローとなる。従って、Ａ−及びＡ−ではデー
タ入力が、Ｂ−又はＢ−では印字が、それぞれ行わ
れる。逆に、各ＩＣ４２に端子ＳＥＬ−Ｄから入力され
る選択信号がハイの場合、Ａ／ＢがハイのＩＣ４２では
ＥＯＲ３０の出力がロー、Ａ／ＢがローのＩＣ４２では
ハイとなる。従って、Ａ−又はＡ−では印字が、Ｂ
−及びＢ−ではデータ入力が、それぞれ行われる。
言い換えれば、Ａ／Ｂは、印字に係るブロックがＡであ
るかＢであるかを選択するための端子である。
【００３５】また、ＥＯＲ３０の出力がローの場合、
又はのいずれが印字を行うかは、ＳＥＬ−Ｓから入力
される選択信号によって制御される。まず、各ＩＣ４２
に端子ＳＥＬ−Ｓから入力される選択信号がローの場
合、／がハイのＩＣ４２ではＥＯＲ４０の出力がハ
イ、／がローのＩＣ４２ではローとなる。従って、
Ａ−又はＢ−では印字が行われ、Ａ−及びＢ−
では行われない。逆に、各ＩＣ４２に端子ＳＥＬ−Ｓか
ら入力される選択信号がハイの場合、／がハイのＩ
Ｃ４２ではＥＯＲ４０の出力がロー、／がローのＩ
Ｃ４２ではハイとなる。従って、Ａ−及びＢ−では
印字が行われ、Ａ−又はＢ−では行われない。言い
換えれば、／は、印字に係るブロックがであるか
であるかを選択するための端子である。なお、印字の
時間は図６で破線で示されるようにストローブ信号で決
まる。
又はのいずれが印字を行うかは、ＳＥＬ−Ｓから入力
される選択信号によって制御される。まず、各ＩＣ４２
に端子ＳＥＬ−Ｓから入力される選択信号がローの場
合、／がハイのＩＣ４２ではＥＯＲ４０の出力がハ
イ、／がローのＩＣ４２ではローとなる。従って、
Ａ−又はＢ−では印字が行われ、Ａ−及びＢ−
では行われない。逆に、各ＩＣ４２に端子ＳＥＬ−Ｓか
ら入力される選択信号がハイの場合、／がハイのＩ
Ｃ４２ではＥＯＲ４０の出力がロー、／がローのＩ
Ｃ４２ではハイとなる。従って、Ａ−及びＢ−では
印字が行われ、Ａ−又はＢ−では行われない。言い
換えれば、／は、印字に係るブロックがであるか
であるかを選択するための端子である。なお、印字の
時間は図６で破線で示されるようにストローブ信号で決
まる。
【００３６】図７には、この実施例におけるデータ入力
タイミングと印字タイミングのずれが示されている。こ
の図に示されるように、本実施例ではＳＥＬ−Ｄに係る
選択信号の半周期だけずれる。
タイミングと印字タイミングのずれが示されている。こ
の図に示されるように、本実施例ではＳＥＬ−Ｄに係る
選択信号の半周期だけずれる。
【００３７】従って、本実施例においては、４分割印字
をラッチなしで行うことができる等、第１実施例と同様
の効果を得ることができる。また、この実施例のＩＣ４
２を用いて２分割印字を行うこともできる。
をラッチなしで行うことができる等、第１実施例と同様
の効果を得ることができる。また、この実施例のＩＣ４
２を用いて２分割印字を行うこともできる。
【００３８】図８には、本発明の第３実施例に係るサー
マルヘッド駆動用ＩＣの構成が示されている。この実施
例においては、第２実施例とほぼ同じ構成の入力選択回
路４４が用いられている。第２実施例と異なる点は、Ａ
／Ｂ及び／の端子をなくしＩＣ内部で電位を固定し
た点にある。このようにすると、第２実施例に比べ端子
数を削減でき、配線パターンの簡素化、サーマルヘッド
の小型化を実現できる。
マルヘッド駆動用ＩＣの構成が示されている。この実施
例においては、第２実施例とほぼ同じ構成の入力選択回
路４４が用いられている。第２実施例と異なる点は、Ａ
／Ｂ及び／の端子をなくしＩＣ内部で電位を固定し
た点にある。このようにすると、第２実施例に比べ端子
数を削減でき、配線パターンの簡素化、サーマルヘッド
の小型化を実現できる。
【００３９】図９には、本発明の第４実施例に係るサー
マルヘッド駆動用ＩＣの構成が示されている。この実施
例においては、第２及び第３実施例における／及び
ＳＥＬ−Ｓの端子がｎ対設けられている。また、入力選
択回路４６は、ＥＯＲ４０に代え、比較器４８を用いて
おり、入力が所定の場合にハイを出力する。従って、図
６に示される動作を図１０に示されるように一般化する
ことで、任意ブロック数に分割印字できる。
マルヘッド駆動用ＩＣの構成が示されている。この実施
例においては、第２及び第３実施例における／及び
ＳＥＬ−Ｓの端子がｎ対設けられている。また、入力選
択回路４６は、ＥＯＲ４０に代え、比較器４８を用いて
おり、入力が所定の場合にハイを出力する。従って、図
６に示される動作を図１０に示されるように一般化する
ことで、任意ブロック数に分割印字できる。
【００４０】なお、以上の説明では６４ビットＩＣのみ
を説明し、また各ブロック１２８ビットとしたが、本発
明はこのビット数には何等限定のないものである。さら
に、本発明の回路を従来公知の発熱抵抗体その他と組み
合わせることにより、高速印字可能で小型なサーマルヘ
ッドが得られる。本発明は、この種の機器を包含するも
のである。
を説明し、また各ブロック１２８ビットとしたが、本発
明はこのビット数には何等限定のないものである。さら
に、本発明の回路を従来公知の発熱抵抗体その他と組み
合わせることにより、高速印字可能で小型なサーマルヘ
ッドが得られる。本発明は、この種の機器を包含するも
のである。
【００４１】
【発明の効果】以上説明したように、本発明のサーマル
ヘッド駆動用ＩＣによれば、選択信号端子を設けて入力
タイミング及び抵抗体への通電タイミングを決定するよ
うにしたため、ストローブ信号は通電（印字）時間を決
定するのみでよく１種類で足り、外部インタフェースが
簡素化する。さらに、シリアルデータの入力タイミング
と抵抗体への通電タイミングを異なるタイミングとして
いるため、ラッチ等の手段が不要となり回路が小型化す
る。
ヘッド駆動用ＩＣによれば、選択信号端子を設けて入力
タイミング及び抵抗体への通電タイミングを決定するよ
うにしたため、ストローブ信号は通電（印字）時間を決
定するのみでよく１種類で足り、外部インタフェースが
簡素化する。さらに、シリアルデータの入力タイミング
と抵抗体への通電タイミングを異なるタイミングとして
いるため、ラッチ等の手段が不要となり回路が小型化す
る。
【００４２】また、本発明のサーマルヘッド駆動回路に
よれば、複数の選択信号端子のうち数個を各ブロック毎
に異なる電位に固定し残りから選択信号を供給するよう
にしたため、ＩＣの構成が同一のもので足りる。
よれば、複数の選択信号端子のうち数個を各ブロック毎
に異なる電位に固定し残りから選択信号を供給するよう
にしたため、ＩＣの構成が同一のもので足りる。
【００４３】そして、本発明のサーマルヘッドによれ
ば、本発明のサーマルヘッド駆動回路により小型かつ高
速なサーマルヘッドを実現できる。
ば、本発明のサーマルヘッド駆動回路により小型かつ高
速なサーマルヘッドを実現できる。
【図１】本発明の第１実施例に係るサーマルヘッド駆動
用ＩＣの構成を示す回路図である。
用ＩＣの構成を示す回路図である。
【図２】この実施例の使用方法を示す図である。
【図３】この実施例の動作タイミングを示す図である。
【図４】本発明の第２実施例に係るサーマルヘッド駆動
用ＩＣの構成を示す回路図である。
用ＩＣの構成を示す回路図である。
【図５】この実施例の使用方法を示す図である。
【図６】この実施例の動作タイミングを示す図である。
【図７】データ入力と印字のタイミングずれを示す図で
ある。
ある。
【図８】本発明の第３実施例に係るサーマルヘッド駆動
用ＩＣの構成を示す回路図である。
用ＩＣの構成を示す回路図である。
【図９】本発明の第４実施例に係るサーマルヘッド駆動
用ＩＣの構成を示す回路図である。
用ＩＣの構成を示す回路図である。
【図１０】この実施例の動作タイミングを示す図であ
る。
る。
【図１１】一従来例に係るサーマルヘッド駆動用ＩＣの
構成を示す回路図である。
構成を示す回路図である。
【符号の説明】 １０ シフトレジスタ １４ ＡＮＤ群 １６ トランジスタ群 ２４，３８，４４，４６ 入力選択回路 ２６，２８ ＡＮＤ ３０，４０ ＥＯＲ ３２ インバータ ３４，４２ サーマルヘッド駆動用ＩＣ ３６ 抵抗体 ４８ 比較器 ＳＩ シリアル入力端子 ＤＯ，ＤＯ1 〜ＤＯ64 駆動出力端子 ＣＬＫ クロック端子 ＳＴＢ（−） ストローブ信号端子 ＳＥＬ，ＳＥＬ，ＳＥＬ−Ｄ，Ａ／Ｂ，ＳＥＬ−
Ｓ，／，ＳＥＬ−Ｓ，ＳＥＬ−Ｓ，…，，…
選択信号端子
Ｓ，／，ＳＥＬ−Ｓ，ＳＥＬ−Ｓ，…，，…
選択信号端子
Claims (3)
- 【請求項１】 シリアルデータをパラレルデータに変換
する手段と、パラレルデータに基づき対応する抵抗体に
通電させる手段と、を備え、集積回路化されたサーマル
ヘッド駆動用ＩＣにおいて、 複数の選択信号端子と、 この選択信号端子からの入力値の組み合わせが所定値を
とる場合にシリアルデータの入力を、他の所定値をとる
場合にストローブ信号が発生している期間において抵抗
体への通電を、それぞれ選択して実行させる選択手段
と、 を備えることを特徴とするサーマルヘッド駆動用ＩＣ。 - 【請求項２】 請求項１記載のサーマルヘッド駆動用Ｉ
Ｃを複数個備え、 これらサーマルヘッド駆動用ＩＣを複数のブロックにそ
れぞれ１個以上割り当て、 前記複数の選択信号端子のうち第１のグループを各ブロ
ック毎に異なる電位に固定し、 第１のグループに属さない選択信号端子のみを含む第２
のグループに選択信号を供給し、 単一のストローブ信号により抵抗体への通電を複数のブ
ロックに分割して行うことを特徴とするサーマルヘッド
駆動回路。 - 【請求項３】 請求項２記載のサーマルヘッド駆動回路
と、 サーマルヘッド駆動回路から電流の供給を受け発熱する
抵抗体と、 を備えることを特徴とするサーマルヘッド。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5257892A JP3154789B2 (ja) | 1992-03-11 | 1992-03-11 | サーマルヘッド駆動回路及びサーマルヘッド |
| US08/026,785 US5508728A (en) | 1992-03-11 | 1993-03-05 | Thermal head driving integrated circuit and thermal head driving circuit using the same |
| CN93102547A CN1074360C (zh) | 1992-03-11 | 1993-03-11 | 感热头驱动集成电路、及使用它的感热头驱动电路及感热头 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5257892A JP3154789B2 (ja) | 1992-03-11 | 1992-03-11 | サーマルヘッド駆動回路及びサーマルヘッド |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05254172A true JPH05254172A (ja) | 1993-10-05 |
| JP3154789B2 JP3154789B2 (ja) | 2001-04-09 |
Family
ID=12918692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5257892A Expired - Fee Related JP3154789B2 (ja) | 1992-03-11 | 1992-03-11 | サーマルヘッド駆動回路及びサーマルヘッド |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5508728A (ja) |
| JP (1) | JP3154789B2 (ja) |
| CN (1) | CN1074360C (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3081986B2 (ja) * | 1995-11-16 | 2000-08-28 | セイコーインスツルメンツ株式会社 | 小型プリンタ |
| TW575196U (en) * | 1996-09-24 | 2004-02-01 | Toshiba Electronic Eng | Liquid crystal display device |
| FR2756565B1 (fr) | 1996-12-04 | 1998-12-31 | Oreal | Nouveaux derives d'histidine et leur utilisation en cosmetique ou en pharmacie |
| CN101190603B (zh) * | 2006-11-28 | 2010-05-19 | 研能科技股份有限公司 | 三维式喷墨驱动电路及喷墨驱动矩阵电路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH069366B2 (ja) * | 1984-06-08 | 1994-02-02 | 株式会社日立製作所 | 感熱記録装置 |
-
1992
- 1992-03-11 JP JP5257892A patent/JP3154789B2/ja not_active Expired - Fee Related
-
1993
- 1993-03-05 US US08/026,785 patent/US5508728A/en not_active Expired - Fee Related
- 1993-03-11 CN CN93102547A patent/CN1074360C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5508728A (en) | 1996-04-16 |
| CN1074360C (zh) | 2001-11-07 |
| JP3154789B2 (ja) | 2001-04-09 |
| CN1078198A (zh) | 1993-11-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |