JPS63270162A - サ−マルヘツドの駆動回路装置 - Google Patents
サ−マルヘツドの駆動回路装置Info
- Publication number
- JPS63270162A JPS63270162A JP62107110A JP10711087A JPS63270162A JP S63270162 A JPS63270162 A JP S63270162A JP 62107110 A JP62107110 A JP 62107110A JP 10711087 A JP10711087 A JP 10711087A JP S63270162 A JPS63270162 A JP S63270162A
- Authority
- JP
- Japan
- Prior art keywords
- level
- switch
- circuit
- resistors
- numbered
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010438 heat treatment Methods 0.000 claims description 36
- 239000013641 positive control Substances 0.000 description 7
- 101100080050 Oryza sativa subsp. japonica NIP2-2 gene Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 239000013642 negative control Substances 0.000 description 3
- 230000005669 field effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/315—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material
- B41J2/32—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads
- B41J2/35—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads providing current or voltage to the thermal head
- B41J2/355—Control circuits for heating-element selection
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はサーマルヘッドの駆動回路装置に関する。
［従来の技術］
第２図は従来例のサーマルヘッドの駆動回路のブロック
図である。この駆動回路は、印字データ生成回路２が生
成する文字又は記号等のシリアル印字データによって、
−列に並置された１６個のサーマルヘッドの発熱抵抗体
Ｒ１ないしＲ１６を駆動するための回路である。
図である。この駆動回路は、印字データ生成回路２が生
成する文字又は記号等のシリアル印字データによって、
−列に並置された１６個のサーマルヘッドの発熱抵抗体
Ｒ１ないしＲ１６を駆動するための回路である。
基準クロック信号発生回路！は基準クロック信号を生成
して、印字データ生成回路２、駆動制御回路３及びシフ
トレジスタ４のクロック入力端子ＣＫに出力する。印字
データ生成回路２は、人力された基準クロック信号に基
づいて１パターン当たり１６ビツトの上記シリアル印字
データを生成して１６ビツトシフトレジスタ４のデータ
入力端子ＤＩに出力する。また、駆動制御回路３は、入
力された基準クロック信号に基づいて印字の際Ｌレベル
からＨレベルに立上るロード命令信号ＬＯＡＤと、印字
の際ＨレベルからＬレベルに立下る印字命令信号ＳＢＩ
を生成し、上記ロード命令信号ＬＯＡＤを遅延型ラッチ
回路ＤＬｌないしＤＬ１６の各クロック入力端子ＧＫに
出力するとともに、上記印字命令信号ＳＢＩを、ＣＭＯ
Ｓインバータ回路を用いたスイッチ回路１０のゲートに
出力する。ここで、ＣＭＯＳインバータ回路を用いたス
イッチ回路ｌＯはＰチャンネルＭＯＳＷ界効果トランジ
スタ（以下、ＭＯＳＦＥＴという。）ＱｌとＮチャンネ
ルＭＯＳＦＥＴＱ２で構成され、直流電圧源Ｖｃｃによ
って駆動される。
して、印字データ生成回路２、駆動制御回路３及びシフ
トレジスタ４のクロック入力端子ＣＫに出力する。印字
データ生成回路２は、人力された基準クロック信号に基
づいて１パターン当たり１６ビツトの上記シリアル印字
データを生成して１６ビツトシフトレジスタ４のデータ
入力端子ＤＩに出力する。また、駆動制御回路３は、入
力された基準クロック信号に基づいて印字の際Ｌレベル
からＨレベルに立上るロード命令信号ＬＯＡＤと、印字
の際ＨレベルからＬレベルに立下る印字命令信号ＳＢＩ
を生成し、上記ロード命令信号ＬＯＡＤを遅延型ラッチ
回路ＤＬｌないしＤＬ１６の各クロック入力端子ＧＫに
出力するとともに、上記印字命令信号ＳＢＩを、ＣＭＯ
Ｓインバータ回路を用いたスイッチ回路１０のゲートに
出力する。ここで、ＣＭＯＳインバータ回路を用いたス
イッチ回路ｌＯはＰチャンネルＭＯＳＷ界効果トランジ
スタ（以下、ＭＯＳＦＥＴという。）ＱｌとＮチャンネ
ルＭＯＳＦＥＴＱ２で構成され、直流電圧源Ｖｃｃによ
って駆動される。
スイッチ回路ｌＯの出力はサーマルヘッドの発熱抵抗体
Ｒ１ないしＲ１６の各一端に接続され、Ｌレベルの印字
命令信号ＳＢＩがスイッチ回路ｌＯのゲートに印加され
るとき、スイッチ回路１０のＭＯＳＦＥＴＱＩのみがオ
ンとなり直流電圧Ｖｃｃが発熱抵抗体Ｒ１ないしＲ１６
の各一端に出力され、一方、Ｈレベルの印字命令信号Ｓ
ＢＩがスイッチ回路ＩＯのゲートに印加されるとき、ス
イッチ回路１０のＭＯＳＦＥＴＱ２のみがオンとなり、
発熱抵抗体Ｒ１ないしＲ１６の各一端はアース電位とさ
れる。発熱抵抗体Ｒ１ないしＲ１６の各他端はそれぞれ
サーマルヘッドと駆動回路との接続端子であるパッドＰ
１ないしＰ２Ｏを介して駆動用ＭＯＳＦＥＴＤＩないし
ＤｌＢの各ドレインに接続され、該駆動用ＭＯ８ＦＥＴ
ＤＩないしＤＩ６の各ソースはアースに接続される
。
Ｒ１ないしＲ１６の各一端に接続され、Ｌレベルの印字
命令信号ＳＢＩがスイッチ回路ｌＯのゲートに印加され
るとき、スイッチ回路１０のＭＯＳＦＥＴＱＩのみがオ
ンとなり直流電圧Ｖｃｃが発熱抵抗体Ｒ１ないしＲ１６
の各一端に出力され、一方、Ｈレベルの印字命令信号Ｓ
ＢＩがスイッチ回路ＩＯのゲートに印加されるとき、ス
イッチ回路１０のＭＯＳＦＥＴＱ２のみがオンとなり、
発熱抵抗体Ｒ１ないしＲ１６の各一端はアース電位とさ
れる。発熱抵抗体Ｒ１ないしＲ１６の各他端はそれぞれ
サーマルヘッドと駆動回路との接続端子であるパッドＰ
１ないしＰ２Ｏを介して駆動用ＭＯＳＦＥＴＤＩないし
ＤｌＢの各ドレインに接続され、該駆動用ＭＯ８ＦＥＴ
ＤＩないしＤＩ６の各ソースはアースに接続される
。
１６ビツトのシフトレジスタ４は、入力されたシリアル
印字データを順次読み込みシフトさせ、１ビツト目ない
し１６ビツト目のレジスタの出力端子Ｑ１ないしＱｌ６
からデータを遅延型ラッチ回路ＤＬＩないしＤＬ１６の
各入力端子りに出力する。遅延型ラッチ回路ＤＬＩない
しＤＬ１６はそれぞれ、ロード命令ＬＯＡＤが該クロッ
ク入力端子に入力されるとき、シフトレジスタ４の出力
端子ＱｌないしＱｌ６から出力されるデータをラッチし
た後、該各出力端子Ｑから、増幅器であるレベルシフタ
ＬＳＩないしＬＳＩ６を介して駆動用ＭＯ９ＦＥＴ
ＤＩないしＤＩ６のゲートに出力する。
印字データを順次読み込みシフトさせ、１ビツト目ない
し１６ビツト目のレジスタの出力端子Ｑ１ないしＱｌ６
からデータを遅延型ラッチ回路ＤＬＩないしＤＬ１６の
各入力端子りに出力する。遅延型ラッチ回路ＤＬＩない
しＤＬ１６はそれぞれ、ロード命令ＬＯＡＤが該クロッ
ク入力端子に入力されるとき、シフトレジスタ４の出力
端子ＱｌないしＱｌ６から出力されるデータをラッチし
た後、該各出力端子Ｑから、増幅器であるレベルシフタ
ＬＳＩないしＬＳＩ６を介して駆動用ＭＯ９ＦＥＴ
ＤＩないしＤＩ６のゲートに出力する。
以上のように構成されたサーマルヘッドの駆動回路にお
いて、駆動制御回路３がロード命令ＬＯＡＤと印字命令
ＳＢＩを出力するとき、遅延型ラッチ回路ＤＬＩないし
ＤＬ１６はそれぞれラッチしているデータ“ビ又は“０
”に対応するＨレベル信号又はＬレベル信号を各出力端
子ＱからレベルシフタＬＳＩないしＬＳＩ６を介して駆
動用ＭＯ８ＰＥＴ ＤＩないしＤＩ６のゲートに印加
し、Ｈレベルが印加された駆動用ＭＯ８ＦＥＴ ＤＩ
ないしＤＩ６がオンとなる。一方、上記印字命令「１丁
によってＭＯＳＦＥＴ Ｑｌがオンとなり、直流電圧
Ｖｃｃがサーマルヘッドの発熱抵抗体Ｒ１ないしＲＩ６
の各一端に印加され、一方、該発熱抵抗体Ｒ１ないしＲ
１６の各他端が駆動用ＭＯ８ＦＥＴ ＤＩないしＤＩ
６のオンによってアース電位となるので、ゲートにＨレ
ベルが印加された駆動用ＭＯＳＦＥＴ ＤＩないしＤ
ｌＢに対応する発熱抵抗体Ｒ１ないしＲ１６が発熱し、
該サーマルヘッドの発熱抵抗体に押圧される感熱紙（図
示せず）に所定の印字ドツトが印字される。
いて、駆動制御回路３がロード命令ＬＯＡＤと印字命令
ＳＢＩを出力するとき、遅延型ラッチ回路ＤＬＩないし
ＤＬ１６はそれぞれラッチしているデータ“ビ又は“０
”に対応するＨレベル信号又はＬレベル信号を各出力端
子ＱからレベルシフタＬＳＩないしＬＳＩ６を介して駆
動用ＭＯ８ＰＥＴ ＤＩないしＤＩ６のゲートに印加
し、Ｈレベルが印加された駆動用ＭＯ８ＦＥＴ ＤＩ
ないしＤＩ６がオンとなる。一方、上記印字命令「１丁
によってＭＯＳＦＥＴ Ｑｌがオンとなり、直流電圧
Ｖｃｃがサーマルヘッドの発熱抵抗体Ｒ１ないしＲＩ６
の各一端に印加され、一方、該発熱抵抗体Ｒ１ないしＲ
１６の各他端が駆動用ＭＯ８ＦＥＴ ＤＩないしＤＩ
６のオンによってアース電位となるので、ゲートにＨレ
ベルが印加された駆動用ＭＯＳＦＥＴ ＤＩないしＤ
ｌＢに対応する発熱抵抗体Ｒ１ないしＲ１６が発熱し、
該サーマルヘッドの発熱抵抗体に押圧される感熱紙（図
示せず）に所定の印字ドツトが印字される。
［発明が解決しようとする問題点］
上述の従来例においては、サーマルヘッドの発熱抵抗体
毎に駆動用ＭＯ９ＦＥＴ ＤＩないしＤＩ６及びレベ
ルシフタＬＳＩないしＬＳＩ６を必要とするので、サー
マルヘッドの発熱抵抗体を印字駆動するための駆動回路
を、例えば集積回路で構成したとき、該集積回路のチッ
プ面積が、極めて大きくなるという問題点があった。
毎に駆動用ＭＯ９ＦＥＴ ＤＩないしＤＩ６及びレベ
ルシフタＬＳＩないしＬＳＩ６を必要とするので、サー
マルヘッドの発熱抵抗体を印字駆動するための駆動回路
を、例えば集積回路で構成したとき、該集積回路のチッ
プ面積が、極めて大きくなるという問題点があった。
本発明の目的は以上の問題点を解決し、印字駆動時間が
増大することなく、サーマルヘッドの駆動回路装置の中
で大きな面積を占有する駆動用ＭＯ９ＦＥＴ ＤＩな
いしＤＩ６及びレベルシフタＬＳＩないしＬＳＩ６等の
駆動用スイッチ回路の個数を従来例に比較して減少させ
ることができる安価なサーマルヘッドの駆動回路装置を
提供することにある。
増大することなく、サーマルヘッドの駆動回路装置の中
で大きな面積を占有する駆動用ＭＯ９ＦＥＴ ＤＩな
いしＤＩ６及びレベルシフタＬＳＩないしＬＳＩ６等の
駆動用スイッチ回路の個数を従来例に比較して減少させ
ることができる安価なサーマルヘッドの駆動回路装置を
提供することにある。
［問題点を解決するための手段］
本発明は、２つの発熱抵抗体の各一方の端子を、互いに
異なるタイミングでオンオフする第１と第２の電源回路
のスイッチ回路に接続するとともに、上記発熱抵抗体の
各他方の端子を印字データに応じてオンオフする１つの
第３のスイッチ回路に接続したことを特徴とする。
異なるタイミングでオンオフする第１と第２の電源回路
のスイッチ回路に接続するとともに、上記発熱抵抗体の
各他方の端子を印字データに応じてオンオフする１つの
第３のスイッチ回路に接続したことを特徴とする。
［作用］
以上のように構成された装置において、ある第１のタイ
ミングで、上記第１のスイッチ回路がオンとなるととも
に上記第２のスイッチ回路がオフとなるとき、入力され
る印字データに応じて上記第３のスイッチ回路がオン又
はオフとなるので、上記印字データに応じて所定の電圧
が第１の発熱抵抗体に印加され又は印加されず、従って
、例えば上記発熱抵抗体の所定の印字ドツトがそれぞれ
、所定の感熱紙に印字される。
ミングで、上記第１のスイッチ回路がオンとなるととも
に上記第２のスイッチ回路がオフとなるとき、入力され
る印字データに応じて上記第３のスイッチ回路がオン又
はオフとなるので、上記印字データに応じて所定の電圧
が第１の発熱抵抗体に印加され又は印加されず、従って
、例えば上記発熱抵抗体の所定の印字ドツトがそれぞれ
、所定の感熱紙に印字される。
次いで、ある第２のタイミングで、上記第１のスイッチ
回路がオフとなるとともに上記第２のスイッチ回路がオ
ンとなるとき、入力される印字データに応じて上記第３
のスイッチ回路がオン又はオフとなるので、上記印字デ
ータに応じて所定の電圧が第２の発熱抵抗体に印加され
又は印加されず、従って、例えば上記発熱抵抗体の所定
の印字ドツトがそれぞれ、所定の感熱紙に印字される。
回路がオフとなるとともに上記第２のスイッチ回路がオ
ンとなるとき、入力される印字データに応じて上記第３
のスイッチ回路がオン又はオフとなるので、上記印字デ
ータに応じて所定の電圧が第２の発熱抵抗体に印加され
又は印加されず、従って、例えば上記発熱抵抗体の所定
の印字ドツトがそれぞれ、所定の感熱紙に印字される。
以上のように構成された装置においては、２個の上記発
熱抵抗体に対して、１個の第３のスイッチ回路しか必要
とせず、従って、従来例の装置に比較して、上記第３の
スイッチ回路の個数を半分に減少させることができる。
熱抵抗体に対して、１個の第３のスイッチ回路しか必要
とせず、従って、従来例の装置に比較して、上記第３の
スイッチ回路の個数を半分に減少させることができる。
［実施例コ
第１図は本発明の一実施例であるサーマルヘッドの駆動
回路のブロック図である。第１図において、上述の図面
と同一のものについては同一の符号を付している。この
駆動回路は、−列に並置された１６個のサーマルヘッド
の発熱抵抗体Ｒ１ないしＲ１６を印字駆動するための回
路であり、この駆動回路が第２図の従来例の駆動回路と
異なるのは、 （１）第２図のパッドＰ１ないしＰＩ３、駆動用ＭＯ８
ＦＥＴ ＤＩないしＤＩ６及びレベルシフタＬＳＩな
いしＬＳ１６のそれぞれを半分の個数にし、レベルシフ
タＬＳＩないしＬＳ８と遅延型ラッチ回路ＤＬＩないし
ＤＬ１６との間にゲートスイッチＧＳＩないしＧ５１６
を設けて、ラッチ回路ＤＬＩないしＤＬ１６から出力さ
れるデータをそれぞれ択一的に切り換えて、上記レベル
シフタＬＳＩないしＬＳ８を介して駆動用ＭＯ９ＦＥＴ
ＤＩないしＤ８の各ゲートに出力するようにしたこ
と、並びに、 （２）発熱抵抗体Ｒ１ないしＲ１６のうち奇数番号の発
熱抵抗体Ｒ１，Ｒ３，・・・、Ｒ１５を鬼スイッチ回路
１０を介して印字命令ＳＢＩで駆動し、一方、偶数番号
の発熱抵抗体Ｒ２，Ｒ４，・・・、Ｒｌ ６をスイッチ
１１を介して印字命令ＳＢＩで駆動し、これによって、
上記（１）のゲートスイッチＧＳＩないしＧ５１６の切
り換えに応答して、奇数番号と偶数番号の発熱抵抗体Ｒ
１ないしＲ１６を択一的に切り換えて駆動するようにし
たことである。
回路のブロック図である。第１図において、上述の図面
と同一のものについては同一の符号を付している。この
駆動回路は、−列に並置された１６個のサーマルヘッド
の発熱抵抗体Ｒ１ないしＲ１６を印字駆動するための回
路であり、この駆動回路が第２図の従来例の駆動回路と
異なるのは、 （１）第２図のパッドＰ１ないしＰＩ３、駆動用ＭＯ８
ＦＥＴ ＤＩないしＤＩ６及びレベルシフタＬＳＩな
いしＬＳ１６のそれぞれを半分の個数にし、レベルシフ
タＬＳＩないしＬＳ８と遅延型ラッチ回路ＤＬＩないし
ＤＬ１６との間にゲートスイッチＧＳＩないしＧ５１６
を設けて、ラッチ回路ＤＬＩないしＤＬ１６から出力さ
れるデータをそれぞれ択一的に切り換えて、上記レベル
シフタＬＳＩないしＬＳ８を介して駆動用ＭＯ９ＦＥＴ
ＤＩないしＤ８の各ゲートに出力するようにしたこ
と、並びに、 （２）発熱抵抗体Ｒ１ないしＲ１６のうち奇数番号の発
熱抵抗体Ｒ１，Ｒ３，・・・、Ｒ１５を鬼スイッチ回路
１０を介して印字命令ＳＢＩで駆動し、一方、偶数番号
の発熱抵抗体Ｒ２，Ｒ４，・・・、Ｒｌ ６をスイッチ
１１を介して印字命令ＳＢＩで駆動し、これによって、
上記（１）のゲートスイッチＧＳＩないしＧ５１６の切
り換えに応答して、奇数番号と偶数番号の発熱抵抗体Ｒ
１ないしＲ１６を択一的に切り換えて駆動するようにし
たことである。
以下、上記相違点について説明する。
第１図において、駆動制御回路３は印字命令「「ＴをＣ
ＭＯＳインバータ回路を用いたスイッチ回路１０のゲー
トに出力するとともに、印字命令ＳＢＩをＣＭＯＳイン
バータ回路を用いたスイッチ回路１１のゲートに出力す
る。ここで、スイッチ回路１１は、ＣＭＯＳインバータ
回路１０と同様に、ＰチャンネルＭＯＳＦＥＴ Ｇ３
とＮチャンネルＭＯＳＦＥＴ Ｇ４で構成されて直流
電圧源Ｖｃｃで駆動され、上述のスイッチ回路ｌＯと同
様に動作する。
ＭＯＳインバータ回路を用いたスイッチ回路１０のゲー
トに出力するとともに、印字命令ＳＢＩをＣＭＯＳイン
バータ回路を用いたスイッチ回路１１のゲートに出力す
る。ここで、スイッチ回路１１は、ＣＭＯＳインバータ
回路１０と同様に、ＰチャンネルＭＯＳＦＥＴ Ｇ３
とＮチャンネルＭＯＳＦＥＴ Ｇ４で構成されて直流
電圧源Ｖｃｃで駆動され、上述のスイッチ回路ｌＯと同
様に動作する。
スイッチ回路ＩＯの出力はサーマルヘッドの奇数番号の
発熱抵抗体Ｒ１，Ｒ３，・・・、Ｒｌ ５の各一端に接
続され、またスイッチ回路１１の出力はサーマルヘッド
の偶数番号の発熱抵抗体Ｒ２，Ｒ４゜・・・１１１６の
各一端に接続される。２個ずつの発熱抵抗体Ｒ１とＰＩ
２ 、Ｒ３とＲ４，・・・、ｒ（１５とＲ１６の各他端
が共に接続され、接続された各他端がそれぞれパッドｐ
ｔないしＰ８を介して駆動用ＭＯ９ＦＥＴ ＤＩない
しＤ８の各ドレインに接続される。なお、駆動用ＭＯＳ
ＦＥＴ ＤＩないしＤ８の各ソースはアースに接続さ
れる。
発熱抵抗体Ｒ１，Ｒ３，・・・、Ｒｌ ５の各一端に接
続され、またスイッチ回路１１の出力はサーマルヘッド
の偶数番号の発熱抵抗体Ｒ２，Ｒ４゜・・・１１１６の
各一端に接続される。２個ずつの発熱抵抗体Ｒ１とＰＩ
２ 、Ｒ３とＲ４，・・・、ｒ（１５とＲ１６の各他端
が共に接続され、接続された各他端がそれぞれパッドｐ
ｔないしＰ８を介して駆動用ＭＯ９ＦＥＴ ＤＩない
しＤ８の各ドレインに接続される。なお、駆動用ＭＯＳ
ＦＥＴ ＤＩないしＤ８の各ソースはアースに接続さ
れる。
さらに、奇数番号の遅延型ラッチ回路ＤＬＩ。
ＤＬ３．・・・、ＤＬ１５の各出力端子Ｑがそれぞれ奇
数番号のゲートスイッチＧＳ１．ＧＳ３．・・・、Ｇ５
１５を介して、所定の駆動電圧まで昇圧させるための増
幅器であるレベルシフタＬＳＩないしＬＳ８の入力端子
に接続されるとともに、偶数番号の遅延型ラッチ回路Ｄ
Ｌ２．ＤＬ４．・・・、ＤＬ１６の各出力端子Ｑがそれ
ぞれ偶数番号のゲートスイッチＧＳ２．ＧＳ４．・・・
、Ｇ５１６を介してレベルシフタＬＳＩないしＬＳ８の
各入力端子に接続される。また、レベルシフタＬＳＩな
いしＬＳ８の各出力端子はそれぞれ駆動用ＭＯＳＦＥＴ
ＤＩないしＤ８のゲートに接続される。
数番号のゲートスイッチＧＳ１．ＧＳ３．・・・、Ｇ５
１５を介して、所定の駆動電圧まで昇圧させるための増
幅器であるレベルシフタＬＳＩないしＬＳ８の入力端子
に接続されるとともに、偶数番号の遅延型ラッチ回路Ｄ
Ｌ２．ＤＬ４．・・・、ＤＬ１６の各出力端子Ｑがそれ
ぞれ偶数番号のゲートスイッチＧＳ２．ＧＳ４．・・・
、Ｇ５１６を介してレベルシフタＬＳＩないしＬＳ８の
各入力端子に接続される。また、レベルシフタＬＳＩな
いしＬＳ８の各出力端子はそれぞれ駆動用ＭＯＳＦＥＴ
ＤＩないしＤ８のゲートに接続される。
駆動制御回路３から出力される印字命令ＳＢＩは奇数番
号のゲートスイッチＧＳＩ、ＧＳ３．・・・。
号のゲートスイッチＧＳＩ、ＧＳ３．・・・。
Ｇ５１５の６正の制御信号入力端子に入力されるととも
に、偶数番号のゲートスイッチＧＳ２．ＧＳ４．・・・
、Ｇ５１６の各員の制御信号入力端子に入力される。ま
た、駆動制御回路３から出力される印字命令ＳＢＩは奇
数番号のゲートスイッチＧＳ１、ＧＳ３．・・・、Ｇ５
１５の各員の制御信号入力端子に入力されるとともに、
偶数番号のゲートスイッチＧＳ２．ＧＳ４．・・・、Ｇ
５１６の６正の制御信号入力端子に入力される。ここで
、各ゲートスイッチＧＳＩないしＧ５１６は、Ｈレベル
の信号が該正の制御信号入力端子に入力するとともにＬ
レベルの信号が該負の制御信号入力端子に入力するとき
、各ゲートスイッチＧＳＩないしＧ５１６がオンとなり
、一方、Ｌレベルの信号が該負の制御信号入力端子に入
力するとともにＨレベルの信号が該正の制御信号入力端
子に入力するとき、各ゲートスイッチＧＳＩないしＧ５
１６がオフとなる。
に、偶数番号のゲートスイッチＧＳ２．ＧＳ４．・・・
、Ｇ５１６の各員の制御信号入力端子に入力される。ま
た、駆動制御回路３から出力される印字命令ＳＢＩは奇
数番号のゲートスイッチＧＳ１、ＧＳ３．・・・、Ｇ５
１５の各員の制御信号入力端子に入力されるとともに、
偶数番号のゲートスイッチＧＳ２．ＧＳ４．・・・、Ｇ
５１６の６正の制御信号入力端子に入力される。ここで
、各ゲートスイッチＧＳＩないしＧ５１６は、Ｈレベル
の信号が該正の制御信号入力端子に入力するとともにＬ
レベルの信号が該負の制御信号入力端子に入力するとき
、各ゲートスイッチＧＳＩないしＧ５１６がオンとなり
、一方、Ｌレベルの信号が該負の制御信号入力端子に入
力するとともにＨレベルの信号が該正の制御信号入力端
子に入力するとき、各ゲートスイッチＧＳＩないしＧ５
１６がオフとなる。
また、駆動制御回路３は上述と同様にロード命令ＬＯＡ
Ｄを遅延型ラッチ回路ＤＬＩないしＤＬＩ６の各クロッ
ク入力端子ＧＫに出力する。ここで、ロード命令ＬＯＡ
Ｄの周波数は、印字命令ＳＢＩ及び「「丁の周波数の２
倍以上に設定される。
Ｄを遅延型ラッチ回路ＤＬＩないしＤＬＩ６の各クロッ
ク入力端子ＧＫに出力する。ここで、ロード命令ＬＯＡ
Ｄの周波数は、印字命令ＳＢＩ及び「「丁の周波数の２
倍以上に設定される。
以上のように構成された本発明のサーマルヘッドの駆動
回路において、印字データ生成回路２が１６ビツトのシ
リアル印字データを１６ビツトのシフトレジスタ４のデ
ータ入力端子ＤＩに出力する。これに応答してシフトレ
ジスタ４は、基準クロック信号発生回路１から入力され
る基準クロック信号のＬレベルからＨレベルの立上り時
に、入力されるシリアル印字データを！ビットずつ読み
込みシフトさせる。入力された１６ビツトのシリアル印
字データの先頭ビットがシフトレジスタ４内の１６段目
のレジスタ出力に現れるとき、駆動制御回路３はＬレベ
ルからＨレベルに立上るロード命令ＬＯＡＤを遅延型ラ
ッチ回路ＤＬＩないしＤＬ１６の各クロック入力端子Ｃ
Ｋに出力し、これに応答して遅延型ラッチ回路ＤＬＩな
いしＤＬ１６はそれぞれシフトレジスタ４の各出力端子
ＱｌないしＧ１６から出力されるデータをラッチする。
回路において、印字データ生成回路２が１６ビツトのシ
リアル印字データを１６ビツトのシフトレジスタ４のデ
ータ入力端子ＤＩに出力する。これに応答してシフトレ
ジスタ４は、基準クロック信号発生回路１から入力され
る基準クロック信号のＬレベルからＨレベルの立上り時
に、入力されるシリアル印字データを！ビットずつ読み
込みシフトさせる。入力された１６ビツトのシリアル印
字データの先頭ビットがシフトレジスタ４内の１６段目
のレジスタ出力に現れるとき、駆動制御回路３はＬレベ
ルからＨレベルに立上るロード命令ＬＯＡＤを遅延型ラ
ッチ回路ＤＬＩないしＤＬ１６の各クロック入力端子Ｃ
Ｋに出力し、これに応答して遅延型ラッチ回路ＤＬＩな
いしＤＬ１６はそれぞれシフトレジスタ４の各出力端子
ＱｌないしＧ１６から出力されるデータをラッチする。
次いで、駆動制御回路３は、ロード命令ＬＯＡＤをＨレ
ベルからＬレベルに立下げ、これに応答して該遅延型ラ
ッチ回路ＤＬＩないしＤＬ１６は、ラッチしたデータ“
ビ又は“θ″に対応して該出力端子ＱからそれぞれＨレ
ベル又はＬレベルの信号を出力する。該駆動制御回路３
がこのＬレベルのロード命令ＬＯＡＤを出力するとき、
同時に、Ｈレベルの印字命令ＳＢＩを奇数番号のゲート
スイッチＧＳＩ、ＧＳ３．・・・、Ｇ５１５の６正の制
御信号入力端子及び偶数番号のゲートスイッチＧＳ２、
ＧＳ４．・・・、Ｇ５１６の各員の制御信号入力端子並
びにスイッチ回路１１のゲートに出力するとともに、Ｌ
レベルの印字命令「「丁を奇数番号のゲートスイッチＧ
Ｓ １．ＧＳ３．・、ＧＳ １５（７）各員の制御信号
入力端子及び偶数番号のゲートスイッチＧＳ２．ＧＳ４
．・・・、ｃｓｔｅの６正の制御信号入力端子並びにス
イッチ回路１０のゲートに出力する。これによって、直
流電圧Ｖｃｃが奇数番号の発熱抵抗体Ｒ１，Ｒ３，・・
・、Ｒ１５の各一端に印加されるとともに、奇数番号の
ゲートスイッチＧＳ１、ＧＳ３．・・・、Ｇ５１５がオ
ンとなるので、奇数番号の遅延型ラッチ回路ＤＬＩ、Ｄ
Ｌ３．・・・、ＤＬＩ５の各出力端子Ｑが出力されるＨ
レベル又はＬレベルの信号が、それぞれオンとなってい
る奇数番号のゲートスイッチＧＳ １．ＧＳ３．・、Ｇ
Ｓ １５並びにレベルシフタＬＳＩないしＬＳ８を介し
て駆動用ＭＯＳＦＥＴ ＤＩないしＤ８の各ゲートに
出力される。ここで、もしＨレベルの信号が駆動用ＭＯ
ＳＦＥＴＤＩないしＤ８の各ゲートに入力されるとき、
該駆動用ＭＯＳＦＥＴ ＤＩないしＤ８がオンとなり
、サーマルヘッドの発熱抵抗体Ｒ１ないしＲ１６の各他
端は、それぞれパッドＰＩないしＲ８、及び駆動用ＭＯ
ＳＦＥＴ ＤＩないしＤ８を介して接地される。従っ
て、Ｈレベルの信号が入力された駆動用ＭＯ８ＦＥＴ
ＤｌないしＤ８に対応する奇数番号の発熱抵抗体Ｒ１
、Ｒ３、・・・、Ｒ１５の両端に直流電圧Ｖｃｃが印
加され、該発熱抵抗体が発熱し、該発熱抵抗体に押圧さ
れている感熱紙（図示せず）に所定の印字ドツトが印字
される。
ベルからＬレベルに立下げ、これに応答して該遅延型ラ
ッチ回路ＤＬＩないしＤＬ１６は、ラッチしたデータ“
ビ又は“θ″に対応して該出力端子ＱからそれぞれＨレ
ベル又はＬレベルの信号を出力する。該駆動制御回路３
がこのＬレベルのロード命令ＬＯＡＤを出力するとき、
同時に、Ｈレベルの印字命令ＳＢＩを奇数番号のゲート
スイッチＧＳＩ、ＧＳ３．・・・、Ｇ５１５の６正の制
御信号入力端子及び偶数番号のゲートスイッチＧＳ２、
ＧＳ４．・・・、Ｇ５１６の各員の制御信号入力端子並
びにスイッチ回路１１のゲートに出力するとともに、Ｌ
レベルの印字命令「「丁を奇数番号のゲートスイッチＧ
Ｓ １．ＧＳ３．・、ＧＳ １５（７）各員の制御信号
入力端子及び偶数番号のゲートスイッチＧＳ２．ＧＳ４
．・・・、ｃｓｔｅの６正の制御信号入力端子並びにス
イッチ回路１０のゲートに出力する。これによって、直
流電圧Ｖｃｃが奇数番号の発熱抵抗体Ｒ１，Ｒ３，・・
・、Ｒ１５の各一端に印加されるとともに、奇数番号の
ゲートスイッチＧＳ１、ＧＳ３．・・・、Ｇ５１５がオ
ンとなるので、奇数番号の遅延型ラッチ回路ＤＬＩ、Ｄ
Ｌ３．・・・、ＤＬＩ５の各出力端子Ｑが出力されるＨ
レベル又はＬレベルの信号が、それぞれオンとなってい
る奇数番号のゲートスイッチＧＳ １．ＧＳ３．・、Ｇ
Ｓ １５並びにレベルシフタＬＳＩないしＬＳ８を介し
て駆動用ＭＯＳＦＥＴ ＤＩないしＤ８の各ゲートに
出力される。ここで、もしＨレベルの信号が駆動用ＭＯ
ＳＦＥＴＤＩないしＤ８の各ゲートに入力されるとき、
該駆動用ＭＯＳＦＥＴ ＤＩないしＤ８がオンとなり
、サーマルヘッドの発熱抵抗体Ｒ１ないしＲ１６の各他
端は、それぞれパッドＰＩないしＲ８、及び駆動用ＭＯ
ＳＦＥＴ ＤＩないしＤ８を介して接地される。従っ
て、Ｈレベルの信号が入力された駆動用ＭＯ８ＦＥＴ
ＤｌないしＤ８に対応する奇数番号の発熱抵抗体Ｒ１
、Ｒ３、・・・、Ｒ１５の両端に直流電圧Ｖｃｃが印
加され、該発熱抵抗体が発熱し、該発熱抵抗体に押圧さ
れている感熱紙（図示せず）に所定の印字ドツトが印字
される。
次いで、駆動制御回路３が、上述の印字命令ＳＢｌ及び
ＳＢＩをそれぞれ、ＨレベルからＬレベルに、並びにＬ
レベルからＨレベルに反転させると、直流電圧Ｖｃｃが
偶数番号の発熱抵抗体Ｒ２゜Ｒ４，・・・、Ｒ１６の各
一端に印加されるとともに、偶数番号のゲートスイッチ
ＧＳ２．ＧＳ４．・・・、Ｇ５１６がオンとなるので、
偶数番号の遅延型ラッチ回路ＤＬ２．ＤＬ４．・・・、
ＤＬ１６の各出力端子Ｑから出力されるＨレベル又はＬ
レベルの信号がそれぞれ、オンとなっている偶数番号の
ゲートスイッチＧＳ２．ＧＳ４．・・・、Ｇ５１６並び
にレベルシフタＬＳＩないしＬＳ８を介して、駆動用Ｍ
ＯＳＦ’ＥＴ ＤＩないしＤ８の各ゲートに入力され
る。
ＳＢＩをそれぞれ、ＨレベルからＬレベルに、並びにＬ
レベルからＨレベルに反転させると、直流電圧Ｖｃｃが
偶数番号の発熱抵抗体Ｒ２゜Ｒ４，・・・、Ｒ１６の各
一端に印加されるとともに、偶数番号のゲートスイッチ
ＧＳ２．ＧＳ４．・・・、Ｇ５１６がオンとなるので、
偶数番号の遅延型ラッチ回路ＤＬ２．ＤＬ４．・・・、
ＤＬ１６の各出力端子Ｑから出力されるＨレベル又はＬ
レベルの信号がそれぞれ、オンとなっている偶数番号の
ゲートスイッチＧＳ２．ＧＳ４．・・・、Ｇ５１６並び
にレベルシフタＬＳＩないしＬＳ８を介して、駆動用Ｍ
ＯＳＦ’ＥＴ ＤＩないしＤ８の各ゲートに入力され
る。
従って、上述と同様に、Ｈレベルの信号が入力された駆
動用ＭＯ９ＦＥＴ ＤＩないしＤ８に対応する偶数番
号の発熱抵抗体Ｒ２，Ｒ４，・・・、Ｒ１６の両端に直
流電圧Ｖｃｃが印加され、該発熱抵抗体が発熱し、該発
熱抵抗体に押圧されている感熱紙に所定の印字ドツトが
印字される。
動用ＭＯ９ＦＥＴ ＤＩないしＤ８に対応する偶数番
号の発熱抵抗体Ｒ２，Ｒ４，・・・、Ｒ１６の両端に直
流電圧Ｖｃｃが印加され、該発熱抵抗体が発熱し、該発
熱抵抗体に押圧されている感熱紙に所定の印字ドツトが
印字される。
第１図の実施例において、例えば発熱抵抗体Ｒ１に直流
電圧Ｖｃｃを印加して駆動した場合、直流電圧源Ｖｃｃ
からスイッチ回路ｌＯ１抵抗Ｒ３及びＲ４を介してアー
スに不要な電流が流れるが、もし発熱抵抗体Ｒ１ないし
Ｒ１６がすべて同一の抵抗値とすれば、この不要電流が
流れる抵抗Ｒ３及びＲ４で消費されるエネルギーは（１
／２）’＝１／４となるので、これによって印字される
ことはなく、実用上問題とならない。もし、この不要電
流を阻止したい場合は発熱抵抗体Ｒ１ないしＲ１６に対
して直列に、直流電圧源Ｖｃｃに対して順方向となるよ
うに逆流防止用ダイオードを挿入すればよい。
電圧Ｖｃｃを印加して駆動した場合、直流電圧源Ｖｃｃ
からスイッチ回路ｌＯ１抵抗Ｒ３及びＲ４を介してアー
スに不要な電流が流れるが、もし発熱抵抗体Ｒ１ないし
Ｒ１６がすべて同一の抵抗値とすれば、この不要電流が
流れる抵抗Ｒ３及びＲ４で消費されるエネルギーは（１
／２）’＝１／４となるので、これによって印字される
ことはなく、実用上問題とならない。もし、この不要電
流を阻止したい場合は発熱抵抗体Ｒ１ないしＲ１６に対
して直列に、直流電圧源Ｖｃｃに対して順方向となるよ
うに逆流防止用ダイオードを挿入すればよい。
以上説明したように、本発明による第１図のサーマルヘ
ッド駆動回路においては、第２図の従来例の駆動回路に
比較して、パッド、駆動用ＭＯＳＦＥＴ及びレベルシフ
タの各個数が半分となるので、該駆動回路を集積回路化
したときのチップ面積を大幅に小さくすることができる
とともに素子間の配線を減少させることができるので、
信頼性が高くしかも安価なサーマルヘッドの駆動回路を
提供することができる。
ッド駆動回路においては、第２図の従来例の駆動回路に
比較して、パッド、駆動用ＭＯＳＦＥＴ及びレベルシフ
タの各個数が半分となるので、該駆動回路を集積回路化
したときのチップ面積を大幅に小さくすることができる
とともに素子間の配線を減少させることができるので、
信頼性が高くしかも安価なサーマルヘッドの駆動回路を
提供することができる。
以上の実施例においては、１６ビツトのシリアル印字デ
ータによって１６個の発熱抵抗体を印字駆動しているが
、これに限らず、任意の複数ビットのシリアル印字デー
タによって該ビット数と同一の個数の発熱抵抗体を印字
駆動するようにしてもよい。
ータによって１６個の発熱抵抗体を印字駆動しているが
、これに限らず、任意の複数ビットのシリアル印字デー
タによって該ビット数と同一の個数の発熱抵抗体を印字
駆動するようにしてもよい。
［発明の効果］
以上詳述したように本発明によれば、２つの発熱抵抗体
の各一方の端子を、互いに異なるタイミングでオンオフ
する第１と第２の電源回路のスイッチ回路に接続すると
ともに、上記発熱抵抗体の各他方の端子を印字データに
応じてオンオフする１つの第３のスイッチ回路に接続し
たので、２個の上記発熱抵抗体に対して、１個の第３の
スイッチ回路しか必要とせず、従来例の装置に比較して
、上記第３のスイッチ回路の個数を半分に減少させるこ
とができる。従って、印字駆動時間が増大することなく
、サーマルヘッドの駆動回路装置の中で大きな面積を占
有する例えば駆動用ＭＯＳＦＥＴ ＤＩないしＤＩ６
及びレベルシフタＬＳＩないしＬＳＩ６等の駆動用スイ
ッチ回路の個数を従来例に比較して大幅に減少させるこ
とができ、これにより、安価なサーマルヘッドの駆動回
路装置を提供するこ４ができるという利点がある。
の各一方の端子を、互いに異なるタイミングでオンオフ
する第１と第２の電源回路のスイッチ回路に接続すると
ともに、上記発熱抵抗体の各他方の端子を印字データに
応じてオンオフする１つの第３のスイッチ回路に接続し
たので、２個の上記発熱抵抗体に対して、１個の第３の
スイッチ回路しか必要とせず、従来例の装置に比較して
、上記第３のスイッチ回路の個数を半分に減少させるこ
とができる。従って、印字駆動時間が増大することなく
、サーマルヘッドの駆動回路装置の中で大きな面積を占
有する例えば駆動用ＭＯＳＦＥＴ ＤＩないしＤＩ６
及びレベルシフタＬＳＩないしＬＳＩ６等の駆動用スイ
ッチ回路の個数を従来例に比較して大幅に減少させるこ
とができ、これにより、安価なサーマルヘッドの駆動回
路装置を提供するこ４ができるという利点がある。
第１図は本発明の一実施例であるサーマルヘッドの駆動
回路のブロック図、 第２図は従来例のサーマルヘッドの駆動回路のブロック
図である。 ｌ・・・基準クロック信号発生回路、 ２・・・印字データ生成回路、 。 ３・・・駆動制御回路、 ４・・・シフトレジスタ、 １０．１１・・・スイッチ回路、 Ｒ１ないしＲ１６・・・サーマルヘッドの発熱抵抗体、 ＰＩないしＰ８・・・パッド、 ＤＩないしＤ８・・・駆動用ＭＯＳ電界効果トランジス
タ（駆動用ＭＯ８ＦＥＴ）、 ＬＳＩないしＬＳ８・・・レベルシフタ、ＧＳＩないし
Ｇ５１６・・・ゲートスイッチ、ＤＬＩないしＤＬＩ６
・・・遅延型ラッチ回路。
回路のブロック図、 第２図は従来例のサーマルヘッドの駆動回路のブロック
図である。 ｌ・・・基準クロック信号発生回路、 ２・・・印字データ生成回路、 。 ３・・・駆動制御回路、 ４・・・シフトレジスタ、 １０．１１・・・スイッチ回路、 Ｒ１ないしＲ１６・・・サーマルヘッドの発熱抵抗体、 ＰＩないしＰ８・・・パッド、 ＤＩないしＤ８・・・駆動用ＭＯＳ電界効果トランジス
タ（駆動用ＭＯ８ＦＥＴ）、 ＬＳＩないしＬＳ８・・・レベルシフタ、ＧＳＩないし
Ｇ５１６・・・ゲートスイッチ、ＤＬＩないしＤＬＩ６
・・・遅延型ラッチ回路。
Claims (1)
- （１）２つの発熱抵抗体の各一方の端子を、互いに異な
るタイミングでオンオフする第１と第２の電源回路のス
イッチ回路に接続するとともに、上記発熱抵抗体の各他
方の端子を印字データに応じてオンオフする１つの第３
のスイッチ回路に接続したことを特徴とするサーマルヘ
ッドの駆動回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62107110A JPS63270162A (ja) | 1987-04-28 | 1987-04-28 | サ−マルヘツドの駆動回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62107110A JPS63270162A (ja) | 1987-04-28 | 1987-04-28 | サ−マルヘツドの駆動回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63270162A true JPS63270162A (ja) | 1988-11-08 |
Family
ID=14450724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62107110A Pending JPS63270162A (ja) | 1987-04-28 | 1987-04-28 | サ−マルヘツドの駆動回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63270162A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0316749A (ja) * | 1989-06-14 | 1991-01-24 | Rohm Co Ltd | サーマルヘッドの印字方式 |
| JP2008110603A (ja) * | 2006-10-04 | 2008-05-15 | Canon Inc | 素子基板及び該素子基板を使用した記録ヘッド、ヘッドカートリッジ、記録装置 |
| CN108367572A (zh) * | 2015-12-24 | 2018-08-03 | 精工爱普生株式会社 | 热头控制装置、具有该热头控制装置的带打印装置及热头控制方法 |
-
1987
- 1987-04-28 JP JP62107110A patent/JPS63270162A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0316749A (ja) * | 1989-06-14 | 1991-01-24 | Rohm Co Ltd | サーマルヘッドの印字方式 |
| JP2008110603A (ja) * | 2006-10-04 | 2008-05-15 | Canon Inc | 素子基板及び該素子基板を使用した記録ヘッド、ヘッドカートリッジ、記録装置 |
| CN108367572A (zh) * | 2015-12-24 | 2018-08-03 | 精工爱普生株式会社 | 热头控制装置、具有该热头控制装置的带打印装置及热头控制方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5682175A (en) | Data driver generating two sets of sampling signals for sequential-sampling mode and simultaneous-sampling mode | |
| US5283565A (en) | Multimode input circuit receiving two signals having amplitude variations different from each other | |
| JPS63270162A (ja) | サ−マルヘツドの駆動回路装置 | |
| KR960012760B1 (ko) | 서멀헤드(Thermal Head) 구동회로 | |
| US4723132A (en) | Method and apparatus for preventing unevenness in printing depth in a thermal printing | |
| JPH0766669B2 (ja) | デコーダバッファ回路 | |
| JP3154789B2 (ja) | サーマルヘッド駆動回路及びサーマルヘッド | |
| JPS63260319A (ja) | 論理集積回路装置 | |
| JP3108293B2 (ja) | 液晶駆動回路 | |
| JPH07329352A (ja) | プリントヘッド駆動ｉｃ、ｌｅｄアレイチップ及びｌｅｄプリントヘッド | |
| US6359639B1 (en) | Thermal head driving integrated circuit | |
| JP2000267064A (ja) | 半導体集積回路装置 | |
| JPH0548016A (ja) | 半導体集積回路装置 | |
| JPS61269412A (ja) | Ｄ型ラツチ半導体集積回路 | |
| JP2723714B2 (ja) | 半導体メモリ | |
| KR970000088B1 (ko) | 기록헤드 구동장치 | |
| JP2568524B2 (ja) | サ−マルプリンタヘツド | |
| JP2000020006A (ja) | 表示装置用駆動回路 | |
| JPS623970A (ja) | 感熱記録装置 | |
| JPS5918742B2 (ja) | 大規模集積回路 | |
| JPS59212283A (ja) | 印字素子駆動回路装置 | |
| JPS622716A (ja) | 負荷駆動用ｆｅｔ駆動回路 | |
| JPH0250845A (ja) | プリンタのヘッド駆動回路 | |
| KR0182175B1 (ko) | 감열 인쇄 헤드용 구동 회로 | |
| JPS5928762A (ja) | サ−マルヘツド |