JPH07266601A - サーマルヘッド駆動回路及びサーマルヘッド及び印字装置 - Google Patents

Abstract

(57)【要約】 【目的】 データ入力のための信号本数を削減する。 【構成】 単一のクロック・データ入力端子２５からク
ロック信号とシリアルの印字データを混合したクロック
・データ混合信号２３が入力され、遅延回路２０とシフ
トレジスタ１０に入力される。この信号２３は遅延回路
２０で所定時間遅延され、入力同期信号としてシフトレ
ジスタ１０のクロック入力端子に入力される。シフトレ
ジスタ１０では、遅延信号２４の立ち上がりのタイミン
グでクロック・データ混合信号２３からデータ信号が抽
出され、パラレル変換されて出力される。このパラレル
出力はラッチ信号２６のタイミングでラッチ群１２にラ
ッチされ、さらにアンドゲート１４を経てトランジスタ
群１６のゲートに入力される。トランジスタ群１６は、
ゲート入力の値に応じて選択的にオン・オフし、これに
より６４個の発熱抵抗体が選択的に通電発熱する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はサーマルヘッドに係わ
り、特にサーマルヘッド素子を駆動するための回路及び
装置に関する。

【０００２】

【従来の技術】従来から、サーマルプリンタやファクシ
ミリ等には、熱により印字を行う機器が用いられてい
る。この種の機器は、発熱抵抗体を所定個数並列的に配
列したサーマルヘッドを備え、この発熱抵抗体への通電
を印字データに応じて制御することにより選択的に各抵
抗体を発熱させ、必要な文字等を印字するようにしてい
る。

【０００３】このようなプリンタでは、印字データは、
通常シリアルデータとして入力された後パラレルデータ
に変換され、さらにこのパラレルデータによって印字ド
ライバを駆動し、各発熱抵抗体素子を選択的に通電発熱
させるようになっている。

【０００４】入力されたシリアルデータをパラレルデー
タに変換する手段としては、例えば多段のフリップフロ
ップからなるシフトレジスタ等が用いられる。すなわ
ち、一定周期のクロック信号に同期して、入力されるシ
リアルデータを順次取り込み、所定のドット数分のデー
タ入力が終了した時点でこれらを一挙にパラレル出力す
るのである。

【０００５】従来、このようなサーマルヘッド駆動回路
には、シリアル印字データを入力するためのデータ入力
端子とクロック信号を入力するためのクロック入力端子
とが別個独立に設けられ、各信号はそれぞれの端子に別
々に入力されるようになっていた。

【０００６】

【発明が解決しようとする課題】このようなサーマルヘ
ッド駆動回路は、通常、集積化（ＩＣ化）されるが、Ｉ
Ｃチップとして小型化、簡素化の要請が大きいため、外
部端子も出来るだけ少なくする必要がある。

【０００７】しかしながら、従来のサーマルヘッド駆動
用ＩＣでは、上記のように、印字データとクロック信号
の２つを別々に入力していたため、データ入力端子とク
ロック入力端子は別個独立に必要であった。このため、
外部端子数の削減が困難であり、サーマルヘッド駆動Ｉ
Ｃとしての小型化、ひいてはこれを装備したサーマルヘ
ッドの小型化も困難であった。

【０００８】この発明はかかる課題を解決するためにな
されたもので、データ入力のための信号本数を削減し得
るサーマルヘッド駆動回路を得ることを目的とする。

【０００９】

【課題を解決するための手段】請求項１記載の発明に係
るサーマルヘッド駆動回路は、印字データに応じて選択
的に通電され発熱する発熱抵抗体素子を有し、該発熱抵
抗体素子により熱的印字を行うサーマルプリンタにおい
て、(i) 一定周期のクロック信号の各パルスとシリアル
入力されるべき印字データの各データパルスとをそれぞ
れ結合してなるクロック・データ混合信号を入力するた
めの入力端子と、(ii)入力されたクロック・データ混合
信号を所定時間遅延する遅延手段と、(iii) 前記遅延手
段から出力された信号の所定のタイミングで、前記入力
端子から入力されたクロック・データ混合信号からデー
タ信号を抽出して取り込み、これをパラレル変換して出
力するシリアル・パラレル変換手段と、(iv)このシリア
ル・パラレル変換手段から出力されたパラレルデータに
基づき対応する抵抗体素子を選択的に通電加熱する手段
と、を具備することを特徴とするものである。

【００１０】請求項２記載の発明に係るサーマルヘッド
は、請求項１記載のサーマルヘッド駆動回路を備えるこ
とを特徴とするものである。

【００１１】請求項３記載の発明に係る印字装置は、請
求項２記載のサーマルヘッドを備えることを特徴とする
ものである。

【００１２】

【作用】この発明では、単一の端子からシリアルデータ
を含むクロック・データ混合信号が入力され、これが所
定時間遅延されて入力同期信号となる。そして、この入
力同期信号の所定のタイミングで、前記クロック・デー
タ混合信号からデータ信号が抽出されて取り込まれ、こ
れがパラレル変換されて出力される。

【００１３】

【実施例】以下、図面に基づき本発明を詳細に説明す
る。

【００１４】図１は、本発明の一実施例におけるサーマ
ルヘッド駆動回路を表したものである。このサーマルヘ
ッド駆動回路２は、６４ビットの駆動出力端子ＤＯ１〜
ＤＯ６４を有し、これらの出力端子は、それぞれ図示し
ない発熱抵抗体に接続されている。

【００１５】各発熱抵抗体への出力を制御するための印
字データＤＩは、例えば図２（ａ）に示すようなシリア
ルパルス列２１であるが、本実施例では、これをそのま
ま上記サーマルヘッド駆動回路２に入力するのではな
く、予め、図示しない前段のインタフェース回路等にお
いてデータ入力同期用のクロック信号２２（同図
（ｂ））と混合（あるいは結合）し、同図（ｃ）に示す
ようなクロック・データ混合信号２３としてサーマルヘ
ッド駆動回路２に入力するのである。

【００１６】クロック・データ入力端子２５はそのため
の端子であり、従来必要であった２つの入力端子を単一
化（統合化）したものである。

【００１７】この回路は、遅延回路２０、シフトレジス
タ１０、ラッチ群１２、アンドゲート群１４、出力ドラ
イバとしてのトランジスタ群１６を有している。

【００１８】遅延回路２０は、クロック・データ入力端
子２５から入力されたクロック・データ混合信号２３を
所定の時間ｔだけ遅延して、図２（ｄ）のような遅延信
号２４を出力するためのものである。

【００１９】シフトレジスタ１０は、６４個のフリップ
フロップを縦続した構成であり、クロック・データ入力
端子２５より入力されるクロック・データ混合信号２３
からデータのみを抽出して取り込み、これを遅延信号２
４に同期して順次シフトし、６４ビットのパラレルデー
タに変換して出力するものである。

【００２０】ラッチ群１２は、６４個のラッチを含む構
成であり、ラッチ端子ＬＡＴから入力されるラッチ信号
２６に応じてシフトレジスタ１０のパラレル出力をラッ
チするためのものである。

【００２１】アンドゲート群１４は、６４個のアンドゲ
ートから構成されており、ラッチ群１２より出力された
パラレルデータと、ストローブ端子ＳＴＢから入力され
るストローブ信号２７とのアンドをそれぞれとって出力
する。このストローブ信号は、ラッチ群１２の各ラッチ
出力がトランジスタ群１６の各ＦＥＴのゲートに印加さ
れる時間の長さを制御するための信号である。

【００２２】トランジスタ群１６は、６４個のＦＥＴ
（電界効果型トランジスタ）から構成されている。但
し、パイポーラ型トランジスタであってもよい。アンド
ゲート群１４を構成する各アンドゲートの出力はトラン
ジスタ群１６を構成する各ＦＥＴのゲートに接続されて
いる。各ＦＥＴのソース・ドレイン間には、図示しない
発熱抵抗体が接続されており、各発熱抵抗体には図示し
ない出力電圧ＶH が印加される。

【００２３】なお、端子ＧＮＤは接地端子であり、端子
ＳＯはシリアル出力端子である。このシリアル出力端子
ＳＯは、複数のＩＣを順次接続するために用いられるも
のである。

【００２４】以上のような構成のサーマルヘッド駆動回
路の動作を、図２とともに説明する。

【００２５】この回路により発熱・印字を行う場合、ま
ず、クロック・データ入力端子２５からクロック・デー
タ混合信号２３（図２（ｃ））を入力し、これをシフト
レジスタ１０の初段のフリップフロップのデータ入力端
子ＤＩに入力する。このクロック・データ混合信号２３
は同時に遅延回路２０にも入力され、時間ｔだけ遅延さ
れて出力され、遅延信号２４（図２（ｄ））となる。遅
延時間ｔは、元のクロック信号２２（図２（ｂ））のパ
ルス幅よりやや大きい程度に設定するのが好適である。
遅延信号２４は、本来のクロック信号に代わる入力同期
信号としてシフトレジスタ１０の各フリップフロップの
クロック入力端子Ｃに入力される。

【００２６】シフトレジスタ１０の各フリップフロップ
では、入力されるクロック・データ混合信号２３を遅延
信号２４の各立ち上がりタイミングで取り込み、順次後
段のフリップフロップへと出力する。すなわち、図２
（ｃ）の黒点で示したタイミングでデータのみが抽出さ
れ、同図（ｅ）のようにデータとして“１０００１１０
……”が取り込まれることとなる。

【００２７】このようにしてシフトレジスタ１０に取り
込まれたシリアルデータは、ラッチ信号２６のタイミン
グでラッチ群１２にラッチされ、さらにアンドゲート１
４を経てトランジスタ群１６に入力される。

【００２８】トランジスタ群１６は、このデータの値
（１，０）に応じて選択的にオン・オフし、これにより
６４個の発熱抵抗体が電圧ＶH により選択的に通電さ
れ、発熱する。通電の時間はストローブ信号の発生時間
であるため、このストローブ信号の発生時間により発熱
量を制御できる。また、シフトレジスタ１０とアンドゲ
ート群１４との間にラッチ群１２が介在しているため、
データ入力と発熱抵抗体への通電を並行して実行でき、
高速動作が可能である。

【００２９】このように、本実施例では、印字データと
クロック信号とを混合した上でサーマルヘッド駆動回路
に入力するとともに、入力された信号からデータ部分の
みを抽出する構成とすることにより、外部端子数を削減
することができる。

【００３０】

【発明の効果】以上説明したように、本発明によれば、
単一の端子からシリアルデータを含むクロック・データ
混合信号を入力し、これを所定時間遅延して入力同期信
号とし、この入力同期信号の所定のタイミングで、クロ
ック・データ混合信号からデータ信号を抽出して取り込
みパラレル変換することとしたので、従来２端子必要で
あったデータ入力用外部端子がただ１つで済むこととな
る。従って、サーマルヘッド駆動ＩＣを小型化でき、サ
ーマルヘッド自体の小型化・低価格化が可能になるとい
う効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例におけるサーマルヘッド駆動
回路を示すブロック図である。

【図２】この回路の動作を示すタイミング図である。

【符号の説明】

１０ シフトレジスタ １２ ラッチ群 １４ アンドゲート群 １６ トランジスタ群 ２０ 遅延回路 ２３ クロック・データ混合信号 ２４ 遅延信号 ２７ ストローブ信号 ２５ クロック・データ入力端子

Claims (3)

【特許請求の範囲】
1. 【請求項１】 印字データに応じて選択的に通電され発
   熱する発熱抵抗体素子を有し、該発熱抵抗体素子により
   熱的印字を行うサーマルプリンタにおいて、 一定周期のクロック信号の各パルスとシリアル入力され
   るべき印字データの各データパルスとをそれぞれ結合し
   てなるクロック・データ混合信号を入力するための入力
   端子と、 入力されたクロック・データ混合信号を所定時間遅延す
   る遅延手段と、 前記遅延手段から出力された信号の所定のタイミング
   で、前記入力端子から入力されたクロック・データ混合
   信号からデータ信号を抽出して取り込み、これをパラレ
   ル変換して出力するシリアル・パラレル変換手段と、 このシリアル・パラレル変換手段から出力されたパラレ
   ルデータに基づき対応する抵抗体素子を選択的に通電加
   熱する手段と、 を具備することを特徴とするサーマルヘッド駆動回路。
2. 【請求項２】 請求項１記載のサーマルヘッド駆動回路
   を備えたことを特徴とするサーマルヘッド。
3. 【請求項３】 請求項２記載のサーマルヘッドを備えた
   ことを特徴とする印字装置。