JPH04221649A - バッファ回路並びに電子写真式プリンタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電子部品素子間に設ける
バッファ回路とそのバッファ回路を用いた電子写真式プ
リンタに関する。

【０００２】

【従来の技術】一般に、電子写真式プリンタにはレーザ
方式，液晶方式，ＬＥＤ方式等があり、プリントヘッド
素子として発光素子を用いている。中でも発光素子に発
光ダイオード（以後ＬＥＤと記す）を用いたＬＥＤ方式
は機構駆動部を必要とせず、高速，高印字品質，小型，
軽量等のすぐれた特長からファクシミリ等にも広く用い
られてきている。

【０００３】ＬＥＤプリントヘッドの構成，回路等につ
いては「沖電気研究開発」第１３８号１０５〜１０６頁
に詳細に述べられているが図面を参照しながら構成、動
作について説明する。

【０００４】図３は従来例によるＬＥＤプリントヘッド
を搭載したプリンタ装置の概略構成を示すブロック図で
ある。破線にて囲まれた部分はプリンタの本体制御部１
とＬＥＤプリントヘッド２である。ここで、プリンタの
印字における主走査方向のドット数をＮとしてある。ビ
ットマップメモリ３は１ページ分の印字画像データを記
憶しており、タイミング制御回路４によってプリンタの
印字１ラインの動作毎に１ラインＮドット分のデータが
読み出されシフトレジスタ５へ１ドット分ずつ順次転送
される。シフトレジスタ５はタイミング制御回路４から
のクロック信号（以後ＣＬＫ信号と記す）に同期させて
Ｎ個のフリップフロップ回路にＮドット分のデータを記
憶する。シフトレジスタ５へのデータ転送が完了すると
、そのデータはタイミング制御回路４からのラッチ信号
（以後ＬＡＴＣＨ信号と記す）によりラッチ回路６へ入
力され保持される。次いでタイミング制御回路４からド
ライバ回路７にストローブ信号（以後ＳＴＢ信号と記す
）が出力され、ＳＴＢ信号のオンする時間ＬＥＤアレイ
８の各ＬＥＤ素子は駆動され発光・非発光を行なう。

【０００５】通常プリンタの印字動作を高速なものとす
るためシフトレジスタ５のデータをラッチ回路６へラッ
チさせた後のＳＴＢ信号オン動作中に次のライン印字に
必要なデータをシフトレジスタ５へ転送する。

【０００６】図４は図３のＬＥＤプリントヘッドの内部
ブロック図である。

【０００７】ＬＥＤプリントヘッド２内の回路はモノリ
シック化されたＩＣ回路により構成されており、破線で
囲んだ部分はヘッドのドライブ手段を構成するドライバ
ＩＣチップ（以後ドライブＩＣと記す）をそれぞれ示し
ている。

【０００８】ＬＥＤプリントヘッド２は同一回路のドラ
バＩＣを複数個縦続に接続し、主走査方向の印字ドット
数であるＮドット分のＬＥＤ素子を駆動する。同図はＬ
ＥＤプリントヘッド内のはじめの３チップ分９，１７，
２５のみを図示したものである。

【０００９】ドライバＩＣ９はシフトレジスタ１０，ラ
ッチ回路１１，ドライバ回路１２及びＬＡＴＣＨ，ＤＡ
ＴＡ，ＣＬＫの各信号線に設けられるバッファ回路１４
，１５，１６とからなり、ＬＥＤアレイ１３を駆動する
。同様にドラバＩＣ１７，２５はＬＥＤアレイ２１，２
９を駆動する。

【００１０】５図は図４で示したドライバＩＣとＬＥＤ
アレイとの１チップ当りの回路図である。ここでは、一
例としてドライバＩＣ９　　１チップ当り４ドット分の
ＬＥＤ素子１３を駆動する場合を図示した。

【００１１】フリップフロップ回路（以後Ｆ／Ｆと記す
）Ｑ１ａ，Ｑ１ｂ，Ｑ１ｃ，Ｑ１ｄは４ビットのシフト
レジスタ１０を構成し、ＣＬＫ信号に同期させてＤＡＴ
Ａ信号を順次に記憶していく。Ｆ／ＦＱ２ａ，Ｑ２ｂ，
Ｑ２ｃ，Ｑ２ｄは同様に４ビットのラッチ回路１１で、
Ｆ／ＦＱ１ａ，Ｑ１ｂ，Ｑ１ｃ，Ｑ１ｄに記憶したデー
タをＬＡＴＣＨ信号でそれぞれラッチする。ＡＮＤゲー
トＱ３ａ，Ｑ３ｂ，Ｑ３ｃ，Ｑ３ｄはＬＥＤ素子を駆動
するドライバ回路１２でＳＴＢ信号のオンとなる時間Ｌ
ＥＤ素子Ｑ４ａ，Ｑ４ｂ，Ｑ４ｃ，Ｑ４ｄをそれぞれ駆
動する。

【００１２】バッファ回路１４，１５，１６は次段のド
ライバＩＣを駆動するためのものである。

【００１３】図６は図５の回路の動作を示すタイムチャ
ートである。ここでシフトレジスタ１０の各Ｆ／Ｆへデ
ータ列ｚ，ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈが入力され
る場合を示している。即ち、時刻Ｔ１　，Ｔ７　，Ｔ１
１，Ｔ１５で（ハ），（ニ），（ホ），（ヘ）に示した
Ｆ／ＦＱ１ａ，Ｑ１ｂ，Ｑ１ｃ，Ｑ１ｄは（イ）に示し
たＣＬＫ信号の立上り時にそれぞれ前段にあるデータを
入力している。シフトレジスタ１０の最終段に設けたＦ
／ＦＱ１ｄの出力はバッファ回路１５の伝搬遅延時間（
Ｔ３　−Ｔ２　）分遅れ（ト）に示したＤＡＴＡ−ＯＵ
Ｔ信号として出力される。一方ＣＬＫ信号もそのバッフ
ァ回路１４の伝搬遅延時間（Ｔ１　−Ｔ４　）分遅れて
出力されて（チ）に示したＣＬＫ−ＯＵＴ信号となり、
図４に示した次段のドライバＩＣ１７を駆動する。ドラ
イバＩＣ１７に入力されたＣＬＫ信号は同様にバッファ
回路２２の伝搬遅延時間（Ｔ５　−Ｔ４　）分遅れ（リ
）に示したＣＬＫ−ＯＵＴ２信号として出力される。こ
の信号が図４に示した３段目のドライバＩＣ２５に入力
され、３段目のバッファ回路３０を通り（ヌ）に示した
ＣＬＫ−ＯＵＴ３信号として出力される。ＤＡＴＡ−Ｏ
ＵＴ，ＬＡＴＣＨ−ＯＵＴは図示しないが同様である。

【００１４】図７はドライバＩＣのＣＬＫ−ＯＵＴ，Ｄ
ＡＴＡ−ＯＵＴ，ＬＡＴＣＨ−ＯＵＴの各出力信号を駆
動する従来例のバッファ回路図、バッファ回路３６は相
補型インバータ回路からなりここでは、相補型インバー
タ回路としてＣ−ＭＯＳ構造をもつものを考える。

【００１５】インバータ回路１は入力される信号ＶＩＮ
を反転するとともに、次段のＰチャネルＭＯＳトランジ
スタ３４，ＮチャネルＭＯＳトランジスタ３５を駆動す
る。ＰチャネルＭＯＳトランジスタ３４とＮチャネルＭ
ＯＳトランジスタ３５とは互いのゲート端子を共通に接
続されてＣ−ＭＯＳインバータ回路を構成している。Ｖ
ＯＵＴ　はこの様にして構成されるバッファ回路３６の
出力信号である。ＶＤＤはバッファ回路３６の電源、Ｖ
ＳＳも同様に電源ラインを示し、基準電位ＯＶとする。

【００１６】いまバッファ回路３６の入力信号ＶＩＮが
ＬｏｗレベルからＨｉｇｈレベルに遷移する場合を考え
る。インバータ回路３３の出力はこれによりＬｏｗレベ
ルからＨｉｇｈレベルへと遷移する。この時導電状態に
あったＮチャネルＭＯＳトランジスタ３５は非導通状態
へと移向し、同時に非導通状態にあったＰチャネルＭＯ
Ｓトランジスタ３４は導通状態へと移行することになる
。この状況において、特にインバータ回路３３の出力電
圧がＶＤＤ／２程度となる状況においてはトランジスタ
３４，３５ともに半導通状態にあるためＶＤＤよりトラ
ンジスタ３４，３５を通りＶＳＳ方向へ破線に示す様な
貫通電流ＩＣＣＯ　が流れる。

【００１７】同様にバッファ回路３６の入力信号ＶＩＮ
がＨｉｇｈレベルからＬｏｗレベルへと遷移する場合に
おいても同様に貫通電流ＩＣＣＯ　が流れる。

【００１８】この貫通電流ＩＣＣＯ　は短時間ではある
が、平均電源電流に比べ大きなピーク値を持つものであ
るためドライバＩＣの電源ラインのノイズ信号となり、
回路各部の誤動作する原因の一つとなる。

【００１９】図７に示すコンデンサ３７はこの様なノイ
ズ信号を取り除くために電源供給ラインに付加されるバ
イパス（デカップリング）コンデンサである。この様な
バイパスコンデンサ３７はドライバＩＣの近傍に配置・
実装され、通常ドライバＩＣ３ケ〜５ケに対しバイパス
コンデンサ１ケを１組として用いられている。

【００２０】８図は図７と同様の場合のタイムチャート
であり、ＣＬＫ−ＯＵＴ，ＣＬＫ−ＯＵＴ２，ＣＬＫ−
ＯＵＴ３の各信号が順次変化している状況とその時発生
する貫通電流とを示している。前述の様にＣ−ＭＯＳ構
造の出力バッファの信号遷移する場合、電源回路に貫通
電流が流れる。ＩＣＣＯ１は１段目のドライバＩＣ９の
電源電流を示し、ＣＬＫ−ＯＵＴ信号の遷移時ピーク電
流が流れる様子を示す。ＩＣＣＯ２は同様に２段目のド
ライバＩＣ１７の電源電流、ＩＣＣＯ３は３段目のドラ
イバＩＣ２５のものであって、それぞれＣＬＫ−ＯＵＴ
２，ＣＬＫ−ＯＵＴ３信号の遷移によりピーク電流が発
生している。 ＩＣＣＯ　はＬＥＤドライバＩＣの１段目から３段目ま
での電源電流を合成したものであり、各ドライバＩＣか
らの出力信号の各々の遷移により多数のピークを持つ電
流が流れている。

【００２１】

【発明が解決しようとする課題】従来のバッファ回路は
貫通電流によるノイズ対策としてバイパスコンデンサを
必要とした。従って、この様なバッファ回路を搭載した
ＬＥＤプリントヘッドはドライバＩＣの近傍にバイパス
コンデンサを取付ける実装スペースを必要とするので、
ＬＥＤプリントヘッドの小型化の障害となっていた。

【００２２】本発明はバイパスコンデンサを不要とした
バッファ回路を提供し、それによってバイパスコンデン
サの実装スペースを不必要としたＬＥＤプリントヘッド
を提供することを目的とする。

【００２３】

【課題を解決するための手段】上記目的を達成するため
に、本発明のバッファ回路並びに電子写真式プリンタに
おいては、バッファ回路を入力信号の遷移波形に応答し
て出力信号間に遅延時間差を設けたゲート回路と、この
ゲート回路に縦続接続された相補型酸化金属皮膜半導体
インバータ回路とからなるバッファ回路とし、このバッ
ファ回路をプリントヘッド素子を駆動する複数のドライ
ブ手段間に設けて順次接続したものである。

【００２４】

【作用】上記のように構成されたバッファ回路入力信号
がＨｉｇｈレベルからＬｏｗレベルに遷移すると、まづ
ＡＮＤ回路の出力がＬｏｗレベルとなり、少し遅れてＯ
Ｒ回路の出力がＬｏｗレベルとなる。これによって相補
型酸化金属皮膜半導体インバータ回路のゲートにかかる
電圧は時間差をもって遷移する。従って、相補型酸化金
属皮膜半導体インバータ回路は同時に半導通状態になる
ことはなく、貫通電流は流れない。

【００２５】又、入力信号がＬｏｗレベルからＨｉｇｈ
レベルに遷移した場合は、先にＯＲ回路の出力がＨｉｇ
ｈレベルとなり、少し遅れてＡＮＤ回路の出力がＨｉｇ
ｈレベルとなる。従って、相補型酸化金属皮膜半導体イ
ンバータ回路が同時に半導通状態になることはなく貫通
電流は流れない。

【００２６】よって、本発明のバッファ回路にはバイパ
スコンデンサは不要であり、このバッファ回路をプリン
トヘッド素子を駆動する複数のドライブ手段間に設けて
順次接続することによりバイパスコンデンサの実装スペ
ースが不要となる。

【００２７】

【実施例】本発明の一実施例について図面を参照しなが
ら説明する。なお、各図面に共通な要素には同一符号を
付す。

【００２８】図１は本発明の一実施例を示すＬＥＤプリ
ントヘッドの内部ブロック図であり、ＬＥＤアレイとド
ライバＩＣとをそれぞれ１個分示す。シフトレジスタ１
０，ラッチ回路１１，ＬＥＤアレイを駆動するドライバ
回路１２，ＬＥＤアレイ１３は図５に示したものと同一
とする。ＬＡＴＣＨ，ＤＡＴＡ，ＣＬＫの各信号線には
本実施例と従来例との相違点であるバッファ回路３８が
設けられている。

【００２９】本発明のバッファ回路３８が従来技術のバ
ッファ回路と異なるところはＰチャネルＭＯＳトランジ
スタ３４，ＮチャネルＭＯＳトランジスタ３５とインバ
ータ回路３３との間にゲート回路として論理和回路３９
（以後ＯＲ回路３９と記す）と論理積回路４０（以後Ａ
ＮＤ回路４０と記す）とを設けたことである。即ち、Ｐ
チャネルＭＯＳトランジスタのゲートをＯＲ回路３９の
出力とＡＮＤ回路４０の一方の入力とに接続し、Ｎチャ
ネルＭＯＳトランジスタ３５のゲートをＡＮＤ回路４０
の出力とＯＲ回路３９の一方の入力とに接続する。又、
ＯＲ回路３９とＡＮＤ回路４０との他方の入力をインバ
ータ回路３３の出力に接続する。ＶＤＤ，ＶＳＳは電源
であって、ＶＳＳは基準電圧ＯＶとなっている。

【００３０】次に動作について図２をも追加して説明す
る。図２は図１のバッファ回路の動作を示すタイムチャ
ートである。

【００３１】図１において破線にて囲まれたドライバＩ
Ｃ４１に入力されるＣＬＫ信号はシフトレジスタ１０の
クロック入力となる一方、インバータ回路３３を駆動す
る。インバータ回路３３はＯＲ回路３９とＡＮＤ回路４
０とで構成されるゲート回路を駆動し、ＯＲ回路３９と
ＡＮＤ回路４０とはそれぞれＰチャネルＭＯＳトランジ
スタ３４とＮチャネルＭＯＳトランジスタ３５とを駆動
する。ＰチャネルＭＯＳトランジスタ３４とＮチャネル
ＭＯＳトランジスタ３５とはバッファ回路３８の出力信
号であるＣＬＫ−ＯＵＴを駆動し、この信号は図示しな
い次段のドライバＩＣのＣＬＫ信号となる。

【００３２】ここで、バッファ回路３８の詳細な動作を
図２に従って説明する。いま、入力信号であるＣＬＫ信
号がＬｏｗレベルにあるとする。この時インバータ回路
３３の出力は（ロ）に示すようにＨｉｇｈレベルであり
、ＯＲ回路３９の出力，ＡＮＤ回路４０の出力は（ハ）
，（ニ）に示すようにともにＨｉｇｈレベルとなってい
る。これにより、ＰチャネルＭＯＳトランジスタ３４は
非導通状態、ＮチャネルＭＯＳトランジスタ３５は導通
状態にあり、バッファ回路３８の出力信号であるＣＬＫ
−ＯＵＴは（ホ）に示すようにＬｏｗレベルとなってい
る。

【００３３】ＣＬＫ信号が（イ）に示すようにＬｏｗレ
ベルよりＨｉｇｈレベルへと遷移すると、インバータ回
路３３の出力は（ロ）に示すようにＨｉｇｈからＬｏｗ
へと遷移し、次いでＡＮＤ回路４０の出力が（ニ）に示
すようにＨｉｇｈレベルからＬｏｗレベルとなり、この
結果、ＯＲ回路３９の出力もＡＮＤ回路４０の出力より
遅れてＨｉｇｈレベルからＬｏｗレベルへと遷移する。 ＯＲ回路３９の出力とＡＮＤ回路４０の出力がともにＬ
ｏｗレベルとなると、ＰチャネルＭＯＳトランジスタ３
４は導通状態，ＮチャネルＭＯＳトランジスタ３５は非
導通状態のためＣＬＫ−ＯＵＴ信号はＨｉｇｈレベルと
なる。

【００３４】時間区間Ｔ１　はＯＲ回路３９がＨｉｇｈ
レベル、ＡＮＤ回路４０がＬｏｗレベルとなっており、
２つのＭＯＳトランジスタ３４と３５とはともに非導通
状態にある。

【００３５】この状態においては、ＣＬＫ−ＯＵＴ信号
に付加された（図１には図示しない）漂遊容量のため直
前の信号レベルを継続し、Ｌｏｗレベルとなっている。

【００３６】次いで、ＣＬＫ信号がＨｉｇｈレベルより
Ｌｏｗレベルへと遷移するとインバータ回路３３の出力
はＬｏｗレベルからＨｉｇｈレベルへと変化する。これ
によりＯＲ回路３９の出力はＬｏｗレベルからＨｉｇｈ
レベルへと、次いでＡＮＤ回路４０の出力もＬｏｗレベ
ルからＨｉｇｈレベルへと変化する。ＯＲ回路３９の出
力とＡＮＤ回路４０の出力とがともにＨｉｇｈレベルと
なるとＰチャネルＭＯＳトランジスタ３４は非導通状態
，ＮチャネルＭＯＳトランジスタ３５は導通状態となっ
てＣＬＫ−ＯＵＴ信号はＬｏｗレベルとなる。先の時間
区間Ｔ１　の場合と同様に時間区間Ｔ２　においてもＰ
チャネルＭＯＳトランジスタ３４，ＮチャネルＭＯＳト
ランジスタ３５はともに非導通状態にあり、ＣＬＫ−Ｏ
ＵＴ信号はＨｉｇｈレベルとなっている。

【００３７】以上説明した様にバッファ回路３８の出力
信号であるＣＬＫ−ＯＵＴ信号がＬｏｗレベルからＨｉ
ｇｈレベルへまたはＨｉｇｈレベルからＬｏｗレベルへ
と遷移する過程においてはＰチャネルＭＯＳトランジス
タ３４とＮチャネルＭＯＳトランジスタ３５とがともに
同時に半導通状態となることはなく、図８に示したよう
な貫通電流ＩＣＣＯ　は流れない。

【００３８】従って、電源ラインへのノイズ信号は発生
せず、バイパスコンデンサを不必要とする。

【００３９】ＣＬＫ信号に同期してシフトレジスタ１０
に入力されたＤＡＴＡ信号は最終段のＦ／Ｆまで転送後
、出力されてバッファ回路３８のインバータ回路３３を
駆動する。インバータ回路３３の出力は同様にＯＲ回路
３９，ＡＮＤ回路４０及びＭＯＳトランジスタ３４，３
５を介してバッファ回路３８の出力信号であるＤＡＴＡ
−ＯＵＴを駆動する。この信号は図示しない次段のドラ
イバＩＣのＤＡＴＡ信号となる。

【００４０】又、ラッチ回路１１のＬＡＴＣＨ信号はバ
ッファ回路３８のインバータ回路３３にも入力される。 この出力はＬＡＴＣＨ−ＯＵＴを駆動する。この信号は
図示しない次段のドライバＩＣのＬＡＴＣＨ信号信号と
なる。

【００４１】

【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載される効果を奏する。

【００４２】バッファ回路を構成する相補型酸化金属皮
膜半導体インバータ回路の出力信号の遷移時に発生する
貫通電流を低減する論理和回路と論理積回路とからなる
ゲート回路を付加したので、電源ラインのノイズ信号に
よる誤動作が発生しなくなるとともに、それを防止する
ためのバイパスコンデンサが必要となる。

【００４３】又、プリントヘッド素子を駆動するドライ
ブ手段間に上述したバッファ回路を設けることにより、
バイパスコンデンサの実装スペースを不要とし、ＬＥＤ
プリントヘッドを小型化できる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すＬＥＤプリントヘッド
の内部ブロック図、

【図２】図１のバッファ回路の動作を示すタイムチャー
ト、

【図３】従来例によるＬＥＤプリンタ装置を示すブロッ
ク図、

【図４】ＬＥＤプリントヘッドの内部ブロック図、

【図
５】ＬＥＤプリントヘッドの１チップ当りの回路図、

【図６】図５の動作を示すタイムチャート、

【図７】従
来例のバッファ回路図、

【図８】ＣＬＫ−ＯＵＴ信号と貫通電流との関係を示す
タイムチャートである。

【符号の説明】

２　　　　ＬＥＤプリントヘッド ８，１３，２１，２９　　　　ＬＥＤアレイ９，１７，
２５　　　　ドライバＩＣ １４，１５，１６，２２，２３，２４，３０，３１，３
２，３６，３８バッファ回路 ３３　　　　インバータ回路 ３４　　　　ＰチャネルＭＯＳトランジスタ３５　　　
　ＮチャネルＭＯＳトランジスタ３７　　　　バイパス
コンデンサ ３９　　　　ＯＲ回路 ４０　　　　ＡＮＤ回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　入力信号の遷移波形に応答して複数の
   出力信号間に遅延時間差を設けたゲート回路と、このゲ
   ート回路に縦続接続された相補型酸化金属皮膜半導体イ
   ンバータ回路とからなるバッファ回路。
2. 【請求項２】　　上記ゲート回路は論理和回路と論理積
   回路とからなり、論理和回路及び論理積回路の各一方の
   入力部に上記入力信号を入力し、論理和回路の出力部か
   ら上記出力信号の一方を出力するとともにこの出力信号
   を論理積回路の他方の入力部に入力し、論理積回路の出
   力部から上記出力信号の他方を出力するとともにこの出
   力信号を論理和回路の他方の入力部に入力した請求項１
   記載のバッファ回路。
3. 【請求項３】　　プリントヘッド素子を駆動する複数の
   ドライブ手段間を順次接続して信号を伝達する電子写真
   式プリンタにおいて、入力信号の遷移波形に応答して出
   力信号間に遅延時間差を設けたゲート回路と、このゲー
   ト回路に縦続接続された相補型酸化金属皮膜半導体イン
   バータ回路とからなるバッファ回路を各ドライブ手段間
   に設けて順次接続したことを特徴とする電子写真式プリ
   ンタ。