JPH0519903A - 電源制御回路 - Google Patents
電源制御回路Info
- Publication number
- JPH0519903A JPH0519903A JP3175462A JP17546291A JPH0519903A JP H0519903 A JPH0519903 A JP H0519903A JP 3175462 A JP3175462 A JP 3175462A JP 17546291 A JP17546291 A JP 17546291A JP H0519903 A JPH0519903 A JP H0519903A
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- Japan
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- power supply
- power
- control circuit
- supply control
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Abstract
(57)【要約】
【目的】 本発明は、一定条件下において電源スイッチ
の操作にかかわらず電源装置のオン・オフ状態を維持す
る電源制御装置を供給することを目的とする。 【構成】 情報処理装置に供給される電源装置のオン・
オフ動作を電源スイッチの操作により制御する電源制御
回路において、前記電源スイッチの操作にかかわらず前
記電源装置のオン・オフ状態を維持する電源断禁止信号
を、前記情報処理装置から供給されることを特徴とする
電源制御回路。
の操作にかかわらず電源装置のオン・オフ状態を維持す
る電源制御装置を供給することを目的とする。 【構成】 情報処理装置に供給される電源装置のオン・
オフ動作を電源スイッチの操作により制御する電源制御
回路において、前記電源スイッチの操作にかかわらず前
記電源装置のオン・オフ状態を維持する電源断禁止信号
を、前記情報処理装置から供給されることを特徴とする
電源制御回路。
Description
【０００１】
【産業上の利用分野】本発明は、例えばワークステーシ
ョンの電源関係であって、その電源の動作を一定の方法
で制御する電源制御回路に関する。
ョンの電源関係であって、その電源の動作を一定の方法
で制御する電源制御回路に関する。
【０００２】
【従来の技術】例えば、従来のＵＮＩＸシステム等の電
源の電源断禁止信号は、電源オン・オフ制御回路とは別
系統に、このＵＮＩＸシステム等の内部で用意されてい
た。
源の電源断禁止信号は、電源オン・オフ制御回路とは別
系統に、このＵＮＩＸシステム等の内部で用意されてい
た。
【０００３】
【発明が解決しようとする課題】例えば、従来のＵＮＩ
Ｘシステムにおいては、ＣＰＵがプログラム実行中のと
きに電源が落ちないために次のように対応している。
Ｘシステムにおいては、ＣＰＵがプログラム実行中のと
きに電源が落ちないために次のように対応している。
【０００４】つまり、ＣＰＵがプログラム実行中のとき
は、システム内にインヒビット信号（電源断禁止信号）
を生成する。このとき電源スイッチを切ると、インヒビ
ット信号の存在によりシステム自身がＣＰＵにＮＭＩ
（ノンマスカブル割込）を発生させ、ＣＰＵはプログラ
ム実行動作の終了処理を行う。その後、暫くしてＣＰＵ
が自ら電源を落とすという複雑な手順を踏まなければな
らないという問題がある。本発明は、一定条件下におい
て電源スイッチの操作にかかわらず電源装置のオン・オ
フ状態を維持する電源制御装置を供給することを目的と
する。
は、システム内にインヒビット信号（電源断禁止信号）
を生成する。このとき電源スイッチを切ると、インヒビ
ット信号の存在によりシステム自身がＣＰＵにＮＭＩ
（ノンマスカブル割込）を発生させ、ＣＰＵはプログラ
ム実行動作の終了処理を行う。その後、暫くしてＣＰＵ
が自ら電源を落とすという複雑な手順を踏まなければな
らないという問題がある。本発明は、一定条件下におい
て電源スイッチの操作にかかわらず電源装置のオン・オ
フ状態を維持する電源制御装置を供給することを目的と
する。
【０００５】
【課題を解決するための手段】本発明は、情報処理装置
に供給される電源装置のオン・オフ動作を電源スイッチ
により制御する電源制御回路において、この電源スイッ
チの操作にかかわらずこの電源装置のオン・オフ状態を
維持する禁止信号を、この情報処理装置から供給される
ことを特徴とする電源制御回路である。
に供給される電源装置のオン・オフ動作を電源スイッチ
により制御する電源制御回路において、この電源スイッ
チの操作にかかわらずこの電源装置のオン・オフ状態を
維持する禁止信号を、この情報処理装置から供給される
ことを特徴とする電源制御回路である。
【０００６】
【作用】上記の構成によって、電源装置のオン・オフ状
態を情報処理装置のＣＰＵ側から保持することが可能に
なる。
態を情報処理装置のＣＰＵ側から保持することが可能に
なる。
【０００７】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は本発明の電源シーケンスの動作を示すタイ
ミングチャートである。また、図１６は、本発明の電源
制御回路を含む電源システムの概略図である。
する。図１は本発明の電源シーケンスの動作を示すタイ
ミングチャートである。また、図１６は、本発明の電源
制御回路を含む電源システムの概略図である。
【０００８】図１６において、電源装置１は、交流電流
ＡＣが供給されている。電源制御回路２は、モーメンタ
リーの電源スイッチＰ−ＳＷと、ブレイクスイッチＢ−
ＳＷとが接続されており、電源装置１の動作の制御のた
めの信号Ｐ−ＯＮを供給している。又、電源装置１から
出力電圧ＶDDを供給される。３はＵＮＩＸシステム等の
情報処理装置であり、電源装置１から電源ＶDDの供給を
受けており、電源制御装置２に、電源断禁止信号ＩＮＨ
を供給しており、電源がオフした場合、ＳＷＮＭＩが供
給される。
ＡＣが供給されている。電源制御回路２は、モーメンタ
リーの電源スイッチＰ−ＳＷと、ブレイクスイッチＢ−
ＳＷとが接続されており、電源装置１の動作の制御のた
めの信号Ｐ−ＯＮを供給している。又、電源装置１から
出力電圧ＶDDを供給される。３はＵＮＩＸシステム等の
情報処理装置であり、電源装置１から電源ＶDDの供給を
受けており、電源制御装置２に、電源断禁止信号ＩＮＨ
を供給しており、電源がオフした場合、ＳＷＮＭＩが供
給される。
【０００９】この電源制御回路２は、図１に示すような
動作仕様を有している。つまり、電源スイッチを一度押
すと主電源が入り、再度押すと主電源が切れる（基本動
作）。又、再投入防止期間中は、電源スイッチを押して
も電源は入らない（再投入防止）又、情報処理装置から
禁止信号が供給されているときは、電源スイッチを押し
ても、主電源が落ちることはない（強制オン）。
動作仕様を有している。つまり、電源スイッチを一度押
すと主電源が入り、再度押すと主電源が切れる（基本動
作）。又、再投入防止期間中は、電源スイッチを押して
も電源は入らない（再投入防止）又、情報処理装置から
禁止信号が供給されているときは、電源スイッチを押し
ても、主電源が落ちることはない（強制オン）。
【００１０】次に、図２は同電源制御回路のブレーク動
作を示すタイミングチャートである。図１６のＢ−ＳＷ
を押すと、図２に示すように、電源制御回路から情報処
理装置のＣＰＵにＮＭＩ（ノンマスカブル割込）信号が
供給される。これにより、電源停止時の処理がＣＰＵに
より行われる。
作を示すタイミングチャートである。図１６のＢ−ＳＷ
を押すと、図２に示すように、電源制御回路から情報処
理装置のＣＰＵにＮＭＩ（ノンマスカブル割込）信号が
供給される。これにより、電源停止時の処理がＣＰＵに
より行われる。
【００１１】又、図３は、同電源制御回路と電源装置と
の関係を示す回路図であり、図４は、同電源制御回路と
電源装置の動作を示すタイミングチャート、図５は、同
電源制御回路と電源装置の動作を示すタイミングチャー
トである。電源装置１は、電源制御回路２のスイッチが
閉じると、制御信号Ｐ−ＯＮがロウに下がり、電源装置
の主電源が入り、ＤＣ出力ＶDが得られる。この電源装
置１は、論理回路だけでなく、ディスク装置等にも電源
を供給する。このディスク装置は、スピンドルモータに
よって磁性体を高速回転させているため、電源断時、回
転が十分に落ちる前に電源が再投入されると、スピンド
ルモータ等に負担がかかる等の不具合が生じる可能性が
高い。このため、図５に示すような動作を行う再投入防
止タイマーが入っている。設定時間は、約５秒である。
次に、この電源制御回路を動作させる電源の供給につい
て述べる。
の関係を示す回路図であり、図４は、同電源制御回路と
電源装置の動作を示すタイミングチャート、図５は、同
電源制御回路と電源装置の動作を示すタイミングチャー
トである。電源装置１は、電源制御回路２のスイッチが
閉じると、制御信号Ｐ−ＯＮがロウに下がり、電源装置
の主電源が入り、ＤＣ出力ＶDが得られる。この電源装
置１は、論理回路だけでなく、ディスク装置等にも電源
を供給する。このディスク装置は、スピンドルモータに
よって磁性体を高速回転させているため、電源断時、回
転が十分に落ちる前に電源が再投入されると、スピンド
ルモータ等に負担がかかる等の不具合が生じる可能性が
高い。このため、図５に示すような動作を行う再投入防
止タイマーが入っている。設定時間は、約５秒である。
次に、この電源制御回路を動作させる電源の供給につい
て述べる。
【００１２】又、図６は、同電源制御回路のための電源
の供給を示すタイミングチャートであり、図７は、同電
源制御回路のための電源供給のための回路図である。本
実施例の電源制御回路を動作させるために供給される電
源ＶDは、図６、図７が示すように、出力電圧ＶDDがオ
ンの時はＤＣ出力ＶDD（５Ｖ）から、オフの時は制御信
号Ｐ−ＯＮから供給される。尚、この制御回路はＣＭＯ
Ｓで構成され、電源電流は５Ｖで数ｍＡ程度である。
の供給を示すタイミングチャートであり、図７は、同電
源制御回路のための電源供給のための回路図である。本
実施例の電源制御回路を動作させるために供給される電
源ＶDは、図６、図７が示すように、出力電圧ＶDDがオ
ンの時はＤＣ出力ＶDD（５Ｖ）から、オフの時は制御信
号Ｐ−ＯＮから供給される。尚、この制御回路はＣＭＯ
Ｓで構成され、電源電流は５Ｖで数ｍＡ程度である。
【００１３】図８は、同電源制御回路の動作を示すタイ
ミングチャートであり、図９は、同電源制御回路の回路
図である。図８、図９に示すように、電源スイッチはモ
ーメンタリータイプを用い、一度押してオン、もう一度
押してオフとして操作する。この制御には、Ｄタイプの
フリップフロップＨＣ７４等が用いられている。又、こ
の電源制御回路は、チャタリング防止回路、オン・オフ
保持、信号駆動回路に分けることができる。
ミングチャートであり、図９は、同電源制御回路の回路
図である。図８、図９に示すように、電源スイッチはモ
ーメンタリータイプを用い、一度押してオン、もう一度
押してオフとして操作する。この制御には、Ｄタイプの
フリップフロップＨＣ７４等が用いられている。又、こ
の電源制御回路は、チャタリング防止回路、オン・オフ
保持、信号駆動回路に分けることができる。
【００１４】電源スイッチの出力は、ＣＲによる時定数
回路とシュミットトリガーによるチャタリング防止回路
を経て、オン・オフ状態を保持するためのフリップフロ
ップのクロックに入る。このフリップフロップは、反転
出力Ｑバーが入力Ｄに接続されており、クロックが入力
されるたびに、セット・リセットを繰り返す。
回路とシュミットトリガーによるチャタリング防止回路
を経て、オン・オフ状態を保持するためのフリップフロ
ップのクロックに入る。このフリップフロップは、反転
出力Ｑバーが入力Ｄに接続されており、クロックが入力
されるたびに、セット・リセットを繰り返す。
【００１５】
【数１】
このフリップフロップがセットされるとＱはハイレベル
となり、トランジスタをオンし、Ｐ−ＯＮ信号をロウレ
ベルに駆動する。
となり、トランジスタをオンし、Ｐ−ＯＮ信号をロウレ
ベルに駆動する。
【００１６】次に、同電源制御回路の初期セット機能に
ついて述べる。図１０は、同電源制御回路のリセット動
作を示すタイミングチャートであり、図１１は、同電源
制御回路のリセット動作回路の回路図であり、図１２
は、同リセット回路の動作を示すタイミングチャートで
ある。図１０において、Ａ時点においては、４７ＫΩと
３．３μＦの時定数により、ゲートの入力電圧が徐々に
上り、Ｂ時点においては、リセットが解除される。又、
Ｃ時点においては、Ｐ−ＯＮ、ＶDD共にロウレベルに落
ちると、今度は４．７ＫΩと３．３μＦの時定数によっ
て、Ｄ時点でリセットが作動する。通常は、この期間内
に電源が投入されるので、リセットは出力されないが、
再投入防止期間内では電源が投入されないため、フリッ
プフロップはリセットされる。これらの動作を図１２に
示す。
ついて述べる。図１０は、同電源制御回路のリセット動
作を示すタイミングチャートであり、図１１は、同電源
制御回路のリセット動作回路の回路図であり、図１２
は、同リセット回路の動作を示すタイミングチャートで
ある。図１０において、Ａ時点においては、４７ＫΩと
３．３μＦの時定数により、ゲートの入力電圧が徐々に
上り、Ｂ時点においては、リセットが解除される。又、
Ｃ時点においては、Ｐ−ＯＮ、ＶDD共にロウレベルに落
ちると、今度は４．７ＫΩと３．３μＦの時定数によっ
て、Ｄ時点でリセットが作動する。通常は、この期間内
に電源が投入されるので、リセットは出力されないが、
再投入防止期間内では電源が投入されないため、フリッ
プフロップはリセットされる。これらの動作を図１２に
示す。
【００１７】次に、同電源制御回路の電源断禁止機能に
ついて述べる。図１３は、同電源制御回路の電源断禁止
機能の回路の回路図であり、図１４は、同電源断禁止機
能を示すタイミングチャートである。情報処理システム
ではＵＮＩＸを実行するので、ＵＮＩＸを実行中は、誤
って電源スイッチを押しても電源が落ちないように電源
制御回路で電源のオンオフを制御する必要がある。この
ため、情報処理システムから電源断禁止信号ＩＮＨが電
源制御回路２に供給される。これにより、図１４に示す
ように、ＩＮＨがアクティブになっている期間は、スイ
ッチＰ−ＳＷを操作しても、Ｐ−ＯＮは状態が変化しな
いことを示している。これにより、ＵＮＩＸ実行中、不
用意に電源スイッチを操作しても、電源が切れて実行中
であったソフトウェアーが消滅する等のトラブルを回避
することができる。
ついて述べる。図１３は、同電源制御回路の電源断禁止
機能の回路の回路図であり、図１４は、同電源断禁止機
能を示すタイミングチャートである。情報処理システム
ではＵＮＩＸを実行するので、ＵＮＩＸを実行中は、誤
って電源スイッチを押しても電源が落ちないように電源
制御回路で電源のオンオフを制御する必要がある。この
ため、情報処理システムから電源断禁止信号ＩＮＨが電
源制御回路２に供給される。これにより、図１４に示す
ように、ＩＮＨがアクティブになっている期間は、スイ
ッチＰ−ＳＷを操作しても、Ｐ−ＯＮは状態が変化しな
いことを示している。これにより、ＵＮＩＸ実行中、不
用意に電源スイッチを操作しても、電源が切れて実行中
であったソフトウェアーが消滅する等のトラブルを回避
することができる。
【００１８】又、次に本発明の同電源制御回路のブレー
ク機能について述べる。図１５は、同電源制御回路のブ
レーク機能回路の回路図である。この電源制御回路は、
ＣＰＵにＮＭＩ（ノンマスカブル割り込み）を発生させ
るブレーク機能を備えており、ＳＷＮＭＩ１という信号
を発生し、これを情報処理システムのＣＰＵに供給する
ことで、ＣＰＵは実行中の処理を中断し、最終動作処理
を行うことができる。
ク機能について述べる。図１５は、同電源制御回路のブ
レーク機能回路の回路図である。この電源制御回路は、
ＣＰＵにＮＭＩ（ノンマスカブル割り込み）を発生させ
るブレーク機能を備えており、ＳＷＮＭＩ１という信号
を発生し、これを情報処理システムのＣＰＵに供給する
ことで、ＣＰＵは実行中の処理を中断し、最終動作処理
を行うことができる。
【００１９】
【発明の効果】以上詳記したように本発明によれば、情
報処理装置に供給される電源装置のオン・オフ動作を電
源スイッチにより制御する電源制御回路において、この
電源スイッチの操作にかかわらずこの電源装置のオン・
オフ状態を維持する電源断禁止信号を、この電源制御回
路にこの情報処理装置から供給されることにより、電源
装置のオン・オフ状態を情報処理装置のＣＰＵ側から保
持することが可能になる。これにより、情報処理中のＣ
ＰＵにおいて誤って電源スイッチを操作することにより
不用意に電源が落ちソフトウェアが消去する等のトラブ
ルの回避が、外部の電源制御装置において容易に可能に
なる。
報処理装置に供給される電源装置のオン・オフ動作を電
源スイッチにより制御する電源制御回路において、この
電源スイッチの操作にかかわらずこの電源装置のオン・
オフ状態を維持する電源断禁止信号を、この電源制御回
路にこの情報処理装置から供給されることにより、電源
装置のオン・オフ状態を情報処理装置のＣＰＵ側から保
持することが可能になる。これにより、情報処理中のＣ
ＰＵにおいて誤って電源スイッチを操作することにより
不用意に電源が落ちソフトウェアが消去する等のトラブ
ルの回避が、外部の電源制御装置において容易に可能に
なる。
【図１】本発明の電源制御回路の基本動作を示すタイミ
ングチャート。
ングチャート。
【図２】同電源制御回路のブレーク動作を示すタイミン
グチャート。
グチャート。
【図３】同電源制御回路と電源装置との関係を示す回路
図。
図。
【図４】同電源制御回路と電源装置の動作を示すタイミ
ングチャート。
ングチャート。
【図５】同電源制御回路と電源装置の動作を示すタイミ
ングチャート。
ングチャート。
【図６】同電源制御回路のための電源の供給を示すタイ
ミングチャート。
ミングチャート。
【図７】同電源制御回路のための電源供給のための回路
図。
図。
【図８】同電源制御回路の回路図。
【図９】同電源制御回路の回路図。
【図１０】同電源制御回路のリセット動作を示すタイミ
ングチャート。
ングチャート。
【図１１】同電源制御回路のリセット動作回路の回路
図。
図。
【図１２】同リセット回路の動作を示すタイミングチャ
ート。
ート。
【図１３】同電源制御回路の強制オン機能の回路の回路
図。
図。
【図１４】同強制オン機能を示すタイミングチャート。
【図１５】同電源制御回路のブレーク機能回路の回路
図。
図。
【図１６】本発明の電源制御回路を含む電源システムの
概略図。
概略図。
１…電源装置，２…電源制御回路，３…ＵＮＩＸシステ
ム等。
ム等。
Claims (3)
- 【請求項１】 情報処理装置に供給される電源装置のオ
ン・オフ動作を電源スイッチの操作により制御する電源
制御回路において、前記電源スイッチの操作にかかわら
ず前記電源装置のオン・オフ状態を維持する電源断禁止
信号を、前記情報処理装置から供給されることを特徴と
する電源制御回路。 - 【請求項２】 前記電源断禁止信号が、前記電源スイッ
チに接続されたフリップフロップのトグル機能を停止さ
せることを特徴とする請求項１に記載の電源制御回路。 - 【請求項３】 前記電源断禁止信号が、前記電源制御回
路が制御動作を行うために有するフリップフロップ回路
のセット端子又はリセット端子に供給されることを特徴
とする請求項２に記載の電源制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3175462A JPH0519903A (ja) | 1991-07-16 | 1991-07-16 | 電源制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3175462A JPH0519903A (ja) | 1991-07-16 | 1991-07-16 | 電源制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0519903A true JPH0519903A (ja) | 1993-01-29 |
Family
ID=15996488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3175462A Pending JPH0519903A (ja) | 1991-07-16 | 1991-07-16 | 電源制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0519903A (ja) |
-
1991
- 1991-07-16 JP JP3175462A patent/JPH0519903A/ja active Pending
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