JPH0519902A - 電源制御回路 - Google Patents
電源制御回路Info
- Publication number
- JPH0519902A JPH0519902A JP3175446A JP17544691A JPH0519902A JP H0519902 A JPH0519902 A JP H0519902A JP 3175446 A JP3175446 A JP 3175446A JP 17544691 A JP17544691 A JP 17544691A JP H0519902 A JPH0519902 A JP H0519902A
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- Japan
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- power supply
- control circuit
- power
- power source
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Abstract
(57)【要約】
【目的】 本発明は、特別なバックアップ電源の供給の
必要がない主電源装置の電源制御回路を供給することを
目的とする。 【構成】 外部装置に電源を出力する主電源装置に対し
て、ロウレベルでこの主電源装置をオンさせ、ハイレベ
ルでオフさせる制御信号をこの主電源装置に供給するこ
とにより動作を制御する電源制御回路において、この電
源制御回路自身を動作させるための電源が、この主電源
装置の出力電圧と、この制御信号とから供給されること
を特徴とする電源制御回路。
必要がない主電源装置の電源制御回路を供給することを
目的とする。 【構成】 外部装置に電源を出力する主電源装置に対し
て、ロウレベルでこの主電源装置をオンさせ、ハイレベ
ルでオフさせる制御信号をこの主電源装置に供給するこ
とにより動作を制御する電源制御回路において、この電
源制御回路自身を動作させるための電源が、この主電源
装置の出力電圧と、この制御信号とから供給されること
を特徴とする電源制御回路。
Description
【０００１】
【産業上の利用分野】本発明は、例えばワークステーシ
ョンの電源関係であって、その電源の動作を一定の方法
で制御する電源制御回路に関する。
ョンの電源関係であって、その電源の動作を一定の方法
で制御する電源制御回路に関する。
【０００２】
【従来の技術】従来、情報処理装置等の主電源装置の動
作を論理回路によりシーケンス制御する場合、この論理
回路のための電源は、主電源装置がオフしている際は、
バックアップ電源を用意して、これにより供給を受けて
いる。
作を論理回路によりシーケンス制御する場合、この論理
回路のための電源は、主電源装置がオフしている際は、
バックアップ電源を用意して、これにより供給を受けて
いる。
【０００３】
【発明が解決しようとする課題】つまり、従来では、情
報処理装置の電源装置の制御論理回路の動作のために
は、特別のバックアップ電源を用意する必要があるの
で、製造工程の繁雑、部品のコスト高、装置が大型化す
るという問題がある。本発明は、特別なバックアップ電
源の供給の必要がない主電源装置の電源制御回路を供給
することを目的とする。
報処理装置の電源装置の制御論理回路の動作のために
は、特別のバックアップ電源を用意する必要があるの
で、製造工程の繁雑、部品のコスト高、装置が大型化す
るという問題がある。本発明は、特別なバックアップ電
源の供給の必要がない主電源装置の電源制御回路を供給
することを目的とする。
【０００４】
【課題を解決するための手段】本発明は、外部装置に電
源を出力する電源装置に対して、ロウレベルでこの電源
装置をオンさせ、ハイレベルでオフさせる制御信号をこ
の電源装置に供給することにより動作を制御する電源制
御回路において、この電源制御回路自身を動作させるた
めの電源が、この電源装置の出力電圧と、この制御信号
とから供給されることを特徴とする電源制御回路であ
る。
源を出力する電源装置に対して、ロウレベルでこの電源
装置をオンさせ、ハイレベルでオフさせる制御信号をこ
の電源装置に供給することにより動作を制御する電源制
御回路において、この電源制御回路自身を動作させるた
めの電源が、この電源装置の出力電圧と、この制御信号
とから供給されることを特徴とする電源制御回路であ
る。
【０００５】
【作用】上記の構成によって、特別にバックアップ電源
を用意する必要がなく、電源装置の動作を制御する電源
制御回路の電源の供給が可能になる。
を用意する必要がなく、電源装置の動作を制御する電源
制御回路の電源の供給が可能になる。
【０００６】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は本発明の電源シーケンスの動作を示すタイ
ミングチャートである。また、図１６は、本発明の電源
制御回路を含む電源システムの概略図である。
する。図１は本発明の電源シーケンスの動作を示すタイ
ミングチャートである。また、図１６は、本発明の電源
制御回路を含む電源システムの概略図である。
【０００７】図１６において、電源装置１は、交流電流
ＡＣが供給されている。電源制御回路２は、モーメンタ
リーの電源スイッチＰ−ＳＷと、ブレイクスイッチＢ−
ＳＷとが接続されており、電源装置１の動作の制御のた
めの信号Ｐ−ＯＮを供給している。又、電源装置１から
出力電圧ＶDDを供給される。３はＵＮＩＸシステム等の
情報処理装置であり、電源装置１から電源ＶDDの供給を
受けており、電源制御装置２に、電源断禁止信号ＩＮＨ
を供給しており、電源がオフした場合、ＳＷＮＭＩが供
給される。
ＡＣが供給されている。電源制御回路２は、モーメンタ
リーの電源スイッチＰ−ＳＷと、ブレイクスイッチＢ−
ＳＷとが接続されており、電源装置１の動作の制御のた
めの信号Ｐ−ＯＮを供給している。又、電源装置１から
出力電圧ＶDDを供給される。３はＵＮＩＸシステム等の
情報処理装置であり、電源装置１から電源ＶDDの供給を
受けており、電源制御装置２に、電源断禁止信号ＩＮＨ
を供給しており、電源がオフした場合、ＳＷＮＭＩが供
給される。
【０００８】この電源制御回路２は、図１に示すような
動作仕様を有している。つまり、電源スイッチを一度押
すと主電源が入り、再度押すと主電源が切れる（基本動
作）。又、再投入防止期間中は、電源スイッチを押して
も電源は入らない（再投入防止）。又、情報処理装置か
ら禁止信号が供給されているときは、電源スイッチを押
しても、主電源が落ちることはない（強制オン）。
動作仕様を有している。つまり、電源スイッチを一度押
すと主電源が入り、再度押すと主電源が切れる（基本動
作）。又、再投入防止期間中は、電源スイッチを押して
も電源は入らない（再投入防止）。又、情報処理装置か
ら禁止信号が供給されているときは、電源スイッチを押
しても、主電源が落ちることはない（強制オン）。
【０００９】次に、図２は同電源制御回路のブレーク動
作を示すタイミングチャートである。図１６のＢ−ＳＷ
を押すと、図２に示すように、電源制御回路から情報処
理装置のＣＰＵにＮＭＩ（ノンマスカブル割込）信号が
供給される。これにより、電源停止時の処理がＣＰＵに
より行われる。
作を示すタイミングチャートである。図１６のＢ−ＳＷ
を押すと、図２に示すように、電源制御回路から情報処
理装置のＣＰＵにＮＭＩ（ノンマスカブル割込）信号が
供給される。これにより、電源停止時の処理がＣＰＵに
より行われる。
【００１０】又、図３は、同電源制御回路と電源装置と
の関係を示す回路図であり、図４は、同電源制御回路と
電源装置の動作を示すタイミングチャート、図５は、同
電源制御回路と電源装置の動作を示すタイミングチャー
トである。電源装置１は、電源制御回路２のスイッチが
閉じると、制御信号Ｐ−ＯＮがロウに下がり、電源装置
の主電源が入り、ＤＣ出力ＶDが得られる。この電源装
置１は、論理回路だけでなく、ディスク装置等にも電源
を供給する。このディスク装置は、スピンドルモータに
よって磁性体を高速回転させているため、電源断時、回
転が十分に落ちる前に電源が再投入されると、スピンド
ルモータ等に負担がかかる等の不具合が生じる可能性が
高い。このため、図５に示すような動作を行う再投入防
止タイマーが入っている。設定時間は、約５秒である。
次に、本発明の電源制御回路を動作させる電源の供給に
ついて述べる。
の関係を示す回路図であり、図４は、同電源制御回路と
電源装置の動作を示すタイミングチャート、図５は、同
電源制御回路と電源装置の動作を示すタイミングチャー
トである。電源装置１は、電源制御回路２のスイッチが
閉じると、制御信号Ｐ−ＯＮがロウに下がり、電源装置
の主電源が入り、ＤＣ出力ＶDが得られる。この電源装
置１は、論理回路だけでなく、ディスク装置等にも電源
を供給する。このディスク装置は、スピンドルモータに
よって磁性体を高速回転させているため、電源断時、回
転が十分に落ちる前に電源が再投入されると、スピンド
ルモータ等に負担がかかる等の不具合が生じる可能性が
高い。このため、図５に示すような動作を行う再投入防
止タイマーが入っている。設定時間は、約５秒である。
次に、本発明の電源制御回路を動作させる電源の供給に
ついて述べる。
【００１１】図６は、同電源制御回路のための電源の供
給を示すタイミングチャートであり、図７は、同電源制
御回路のための電源供給のための回路図である。本実施
例の電源制御回路を動作させるために供給される電源Ｖ
Dは、図６、図７が示すように、出力電圧ＶDDがオンの
時はＤＣ出力ＶDD（５Ｖ）から、オフの時は制御信号Ｐ
−ＯＮから供給される。尚、この制御回路はＣＭＯＳで
構成され、電源電流は５Ｖで数ｍＡ程度である。
給を示すタイミングチャートであり、図７は、同電源制
御回路のための電源供給のための回路図である。本実施
例の電源制御回路を動作させるために供給される電源Ｖ
Dは、図６、図７が示すように、出力電圧ＶDDがオンの
時はＤＣ出力ＶDD（５Ｖ）から、オフの時は制御信号Ｐ
−ＯＮから供給される。尚、この制御回路はＣＭＯＳで
構成され、電源電流は５Ｖで数ｍＡ程度である。
【００１２】本発明は、このような構成により、従来の
ようにバックアップ電源を用いることなく、電源制御回
路２の電源ＶDを供給することができる。これにより、
製造工程の簡略化、部品のコストダウン、装置の小形化
を可能にすることができる。図８は、同電源制御回路の
動作を示すタイミングチャートであり、図９は、同電源
制御回路の回路図である。図８、図９に示すように、電
源スイッチはモーメンタリータイプを用い、一度押して
オン、もう一度押してオフとして操作する。この制御に
は、ＤタイプのフリップフロップＨＣ７４等が用いられ
ている。又、この電源制御回路は、チャタリング防止回
路、オン・オフ保持、信号駆動回路に分けることができ
る。
ようにバックアップ電源を用いることなく、電源制御回
路２の電源ＶDを供給することができる。これにより、
製造工程の簡略化、部品のコストダウン、装置の小形化
を可能にすることができる。図８は、同電源制御回路の
動作を示すタイミングチャートであり、図９は、同電源
制御回路の回路図である。図８、図９に示すように、電
源スイッチはモーメンタリータイプを用い、一度押して
オン、もう一度押してオフとして操作する。この制御に
は、ＤタイプのフリップフロップＨＣ７４等が用いられ
ている。又、この電源制御回路は、チャタリング防止回
路、オン・オフ保持、信号駆動回路に分けることができ
る。
【００１３】電源スイッチの出力は、ＣＲによる時定数
回路とシュミットトリガーによるチャタリング防止回路
を経て、オン・オフ状態を保持するためのフリップフロ
ップのクロックに入る。このフリップフロップは、反転
出力Ｑバーが入力Ｄに接続されており、クロックが入力
されるたびに、セット・リセットを繰り返す。
回路とシュミットトリガーによるチャタリング防止回路
を経て、オン・オフ状態を保持するためのフリップフロ
ップのクロックに入る。このフリップフロップは、反転
出力Ｑバーが入力Ｄに接続されており、クロックが入力
されるたびに、セット・リセットを繰り返す。
【００１４】
【数１】 このフリップフロップがセットされるとＱはハイレベル
となり、トランジスタをオンし、Ｐ−ＯＮ信号をロウレ
ベルに駆動する。
となり、トランジスタをオンし、Ｐ−ＯＮ信号をロウレ
ベルに駆動する。
【００１５】次に、同電源制御回路の初期セット機能に
ついて述べる。図１０は、同電源制御回路のリセット動
作を示すタイミングチャートであり、図１１は、同電源
制御回路のリセット動作回路の回路図であり、図１２
は、同リセット回路の動作を示すタイミングチャートで
ある。図１０において、Ａ時点においては、４７ＫΩと
３．３μＦの時定数により、ゲートの入力電圧が徐々に
上り、Ｂ時点においては、リセットが解除される。又、
Ｃ時点においては、Ｐ−ＯＮ、ＶDD共にロウレベルに落
ちると、今度は４．７ＫΩと３．３μＦの時定数によっ
て、Ｄ時点でリセットが作動する。通常は、この期間内
に電源が投入されるので、リセットは出力されないが、
再投入防止期間内では電源が投入されないため、フリッ
プフロップはリセットされる。これらの動作を図１２に
示す。
ついて述べる。図１０は、同電源制御回路のリセット動
作を示すタイミングチャートであり、図１１は、同電源
制御回路のリセット動作回路の回路図であり、図１２
は、同リセット回路の動作を示すタイミングチャートで
ある。図１０において、Ａ時点においては、４７ＫΩと
３．３μＦの時定数により、ゲートの入力電圧が徐々に
上り、Ｂ時点においては、リセットが解除される。又、
Ｃ時点においては、Ｐ−ＯＮ、ＶDD共にロウレベルに落
ちると、今度は４．７ＫΩと３．３μＦの時定数によっ
て、Ｄ時点でリセットが作動する。通常は、この期間内
に電源が投入されるので、リセットは出力されないが、
再投入防止期間内では電源が投入されないため、フリッ
プフロップはリセットされる。これらの動作を図１２に
示す。
【００１６】次に、同電源制御回路の電源断禁止機能に
ついて述べる。図１３は、同電源制御回路の電源断禁止
機能の回路の回路図であり、図１４は、同電源断禁止機
能を示すタイミングチャートである。情報処理システム
ではＵＮＩＸを実行するので、ＵＮＩＸを実行中は、誤
って電源スイッチを押しても電源が落ちないように電源
制御回路で電源のオンオフを制御する必要がある。この
ため、情報処理システムから電源断禁止信号ＩＮＨが電
源制御回路２に供給される。これにより、図１４に示す
ように、ＩＮＨがアクティブになっている期間は、スイ
ッチＰ−ＳＷを操作しても、Ｐ−ＯＮは状態が変化しな
いことを示している。これにより、ＵＮＩＸ実行中、不
用意に電源スイッチを操作しても、電源が切れて実行中
であったソフトウェアーが消滅する等のトラブルを回避
することができる。
ついて述べる。図１３は、同電源制御回路の電源断禁止
機能の回路の回路図であり、図１４は、同電源断禁止機
能を示すタイミングチャートである。情報処理システム
ではＵＮＩＸを実行するので、ＵＮＩＸを実行中は、誤
って電源スイッチを押しても電源が落ちないように電源
制御回路で電源のオンオフを制御する必要がある。この
ため、情報処理システムから電源断禁止信号ＩＮＨが電
源制御回路２に供給される。これにより、図１４に示す
ように、ＩＮＨがアクティブになっている期間は、スイ
ッチＰ−ＳＷを操作しても、Ｐ−ＯＮは状態が変化しな
いことを示している。これにより、ＵＮＩＸ実行中、不
用意に電源スイッチを操作しても、電源が切れて実行中
であったソフトウェアーが消滅する等のトラブルを回避
することができる。
【００１７】又、次に本発明の同電源制御回路のブレー
ク機能について述べる。図１５は、同電源制御回路のブ
レーク機能回路の回路図である。この電源制御回路は、
ＣＰＵにＮＭＩ（ノンマスカブル割り込み）を発生させ
るブレーク機能を備えており、ＳＷＮＭＩ１という信号
を発生し、これを情報処理システムのＣＰＵに供給する
ことで、ＣＰＵは実行中の処理を中断し、最終動作処理
を行うことができる。
ク機能について述べる。図１５は、同電源制御回路のブ
レーク機能回路の回路図である。この電源制御回路は、
ＣＰＵにＮＭＩ（ノンマスカブル割り込み）を発生させ
るブレーク機能を備えており、ＳＷＮＭＩ１という信号
を発生し、これを情報処理システムのＣＰＵに供給する
ことで、ＣＰＵは実行中の処理を中断し、最終動作処理
を行うことができる。
【００１８】
【発明の効果】以上詳記したように本発明によれば、電
源制御回路自身を動作させるための電源を、主電源装置
の出力電圧と、この主電源装置の動作を制御する制御信
号とから供給されることにより、特別にバックアップ電
源を用意する必要がなく、主電源装置の動作を制御する
電源制御回路の電源の供給が可能になる。
源制御回路自身を動作させるための電源を、主電源装置
の出力電圧と、この主電源装置の動作を制御する制御信
号とから供給されることにより、特別にバックアップ電
源を用意する必要がなく、主電源装置の動作を制御する
電源制御回路の電源の供給が可能になる。
【図１】本発明の電源制御回路の基本動作を示すタイミ
ングチャート。
ングチャート。
【図２】同電源制御回路のブレーク動作を示すタイミン
グチャート。
グチャート。
【図３】同電源制御回路と電源装置との関係を示す回路
図。
図。
【図４】同電源制御回路と電源装置の動作を示すタイミ
ングチャート。
ングチャート。
【図５】同電源制御回路と電源装置の動作を示すタイミ
ングチャート。
ングチャート。
【図６】同電源制御回路のための電源の供給を示すタイ
ミングチャート。
ミングチャート。
【図７】同電源制御回路のための電源供給のための回路
図。
図。
【図８】同電源制御回路の回路図。
【図９】同電源制御回路の回路図。
【図１０】同電源制御回路のリセット動作を示すタイミ
ングチャート。
ングチャート。
【図１１】同電源制御回路のリセット動作回路の回路
図。
図。
【図１２】同リセット回路の動作を示すタイミングチャ
ート。
ート。
【図１３】同電源制御回路の強制オン機能の回路の回路
図。
図。
【図１４】同強制オン機能を示すタイミングチャート。
【図１５】同電源制御回路のブレーク機能回路の回路
図。
図。
【図１６】本発明の電源制御回路を含む電源システムの
概略図。
概略図。
１…電源装置，２…電源制御回路，３…ＵＮＩＸシステ
ム等。
ム等。
Claims (1)
- 【特許請求の範囲】 【請求項１】 外部装置に電源を出力する電源装置に対
して、ロウレベルで前記電源装置をオンさせ、ハイレベ
ルでオフさせる制御信号を前記電源装置に供給すること
により動作を制御する電源制御回路において、前記電源
制御回路自身を動作させるための電源が、前記電源装置
の出力電圧と、前記制御信号とから供給されることを特
徴とする電源制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3175446A JPH0519902A (ja) | 1991-07-16 | 1991-07-16 | 電源制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3175446A JPH0519902A (ja) | 1991-07-16 | 1991-07-16 | 電源制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0519902A true JPH0519902A (ja) | 1993-01-29 |
Family
ID=15996224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3175446A Pending JPH0519902A (ja) | 1991-07-16 | 1991-07-16 | 電源制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0519902A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008134778A (ja) * | 2006-11-28 | 2008-06-12 | Matsushita Electric Ind Co Ltd | 電源起動装置 |
-
1991
- 1991-07-16 JP JP3175446A patent/JPH0519902A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008134778A (ja) * | 2006-11-28 | 2008-06-12 | Matsushita Electric Ind Co Ltd | 電源起動装置 |
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