JPH11168493A - ハブ用電源切替回路及び方法 - Google Patents

Abstract

(57)【要約】 【目的】 ハブをホストコンピュータから遮断すること
なく自動的に電源モードの切替を可能にするハブ用電源
切替回路及び切替方法を提供すること。 【構成】 電源５、上流ハブポート２、ハブ制御回路
３、所定時間を決定する遅延回路８、電源切替スイッチ
４及びリセット回路６を具える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はハブ装置、特にハブ
用自動電源切替回路及び方法に関する。

【０００２】

【従来の技術】コンピュータ業界は，ＵＳＢ（ユニバー
サルシリアルバス）標準化の方向にあるので、コンピュ
ータにマウス、モデム、キーボードその他の周辺機器又
はデバイスを接続する必要性が生じた。これらハブ装置
（以下、単にハブという）は、コンピュータのＵＳＢポ
ートからの単一入力及び接続される各種周辺デバイスへ
の多数の出力接続とを有するように設計されている。ま
た、ハブは、カスケード（縦続）接続して、ハブからの
入力ポートがその出力ポートの1つにおいて上流のハブ
に接続可能にできる。これらハブは、バス電源又は自己
電源（セルフパワー）であっても良い。バス電源ハブ
は、ホストコンピュータ又は上流ハブのいずれかから供
給される。自己電源ハブは、専用電源を有し、電力をそ
の出力ポート及びこれら出力ポートに接続されている下
流デバイスに電力を供給する。

【０００３】1996年（平成8年）1月15日付けのUniversa
l Serial Bus Specification Revision 1.0（ユニ
バーサル シリアスバス仕様書第1.0版）に説明されて
いるUSB標準又は規格によるとハブを介してホストコン
ピュータにデバイスをダイナミック接続することが可能
である。ハブがホストコンピュータに接続されると、こ
のホストコンピュータは、そのデスクリプタ情報を読取
り、エニュメレーションと称されるプロセスを介してハ
ブを構成する。このハブのデスクリプタ情報は、それが
自己電源かバス電源モードかにより変化する。エニュメ
レーションプロセスは、上述したUSB仕様書の第9．1.2
章で詳細に説明されている。このエニュメレーション
は、ハブをホストコンピュータから一時的に切り離し、
その後に再接続することにより始められる。

【０００４】

【発明が解決しようとする課題】上述した従来技術の問
題点は、電源モードを切替る為に、ユーザはハブをホス
トコンピュータから切離し、ハブの少なくとも1個のス
イッチ又はジャンパを切替て電源モードを表示し、次に
エニュメレーションプロセスを始める為に、ハブを再接
続し、変更されたデスクリプタ情報を送って電源モード
を指示する必要があることである。

【０００５】従って、本発明の目的は、ハブを遮断する
ことなく又はハブの動作を停止することなくバス電源及
び自己電源モード間で自動的に切替できる回路及び方法
を提供することである。

【０００６】

【課題を解決するための手段】本発明のハブ用電源切替
回路は、上流ハブポートと下流ハブポートとを有し、自
己電源モード及びバス電源モードに構成可能なものであ
って、自己電源信号を有する電源と、ハブに電源供給す
るバス電源信号及びハブの入力に接続されたデータ信号
を有する上流ハブポートと、自己電源信号を検知して下
流ハブポートへの電源を自己電源モード及びバス電源モ
ード間で切替る制御可能なスイッチと、このスイッチに
接続されバス電源入力、自己電源入力、電源モード出力
及びハブ回路電源出力を有する制御回路とを具えること
を特徴とする。

【０００７】また、本発明のハブ用電源切替方法は、ハ
ブに供給されている電源の変化に応じてハブを自動的に
エニュメレートするものであって、バス及び電源から供
給される電源の変化を検知することと、ハブと終端抵抗
に供給されるハブ電源信号を所定期間不能化するリセッ
ト信号を発生することと、この所定期間後にHub /Reset
（本明細書では／は、それに続く文字上のバーを意味す
る）信号を発生してハブのエニュメレーションプロセス
を開始することとを有することを特徴とする。

【０００８】

【発明の実施の形態】以下、本発明のハブ用電源切替回
路及び方法の好適実施形態を添付図を参照して詳細に説
明する。

【０００９】先ず、図1を参照して本発明のハブ用電源
切替回路の概要をブロック図で説明する。この回路の主
コンポーネントはハブチップ3であり、この特定例にあ
ってはＵＳＢ用ポートハブである（米国テキサスインス
トルメント社製の部品番号第ＴＵＳＢ２０４０）。この
ＴＵＳＢ２０４０は、ＣＭＯＳ（相補）ＭＯＳ）製であ
って、上述したＵＳＢ仕様書バージョン1.0に準拠して4
個の下流ポートまで提供可能である。これは、バス電源
及び自己電源の2個の電源モードをサポートする。バス
電源モードでは、ハブチップ3と下流のポートとは、同
じ電源を共用する。電源の切替及び過電流状態の検出に
は外部デバイスが必要である。上流ＵＳＢポート2は、
ハブチップ3に接続され、ハブチップ3にデータとハブ電
源を供給する。

【００１０】電源5は、内部又は外部に配置され、ハブ
チップ3にも接続されて自己電源モードで下流ポートに
電力供給が可能である。制御可能なスイッチ4が下流Ｕ
ＳＢポート2又は電源5から来るバス電源及び自己電源信
号間に接続されている。デジタル的にイネーブルされる
スイッチ1、リセット回路6及び遅延回路8より成る制御
回路が制御可能なスイッチ及びハブチップ3に接続さ
れ、スイッチ4の制御と自己電源及びバス電源モード間
の切替があるときハブチップ3のリセットとの両方を行
う。リセット機能は、先ずハブチップ3へのバス回路電
源及び終端抵抗Ｒｘへの電源を特定期間遮断し、電源を
再度印加し、次にこの期間後にハブチップ3に遅延ハブ
リセット信号を供給することにより実行する。これによ
り、ハブ回路チップ3と、上流のＵＳＢハブポート2に接
続されたホストコンピュータ間でエニュメレーションプ
ロセスを開始する。

【００１１】次に、図1のブロックダイヤグラムを詳細
に説明する。上流ハブポート2は、バス電源信号（Ｖ
+）、2つのデータ信号（ｄａｔａ、/ｄａｔａ）を通過
させ、更に接地接続（ＧＮＤ）を有する。このバス電源
信号（Ｖ+）は、制御可能なスイッチ4のバス電源ポート
に供給される。このスイッチ4は、通常この信号を下流
に通過させるように構成している。このバス電源信号
（Ｖ＋）は、デジタル的にイネーブルされたスイッチ1
の入力にも供給される。最後に、バス電源信号（Ｖ+）
は電源5のＰＳ Ｅｎａｂｌｅポートに印加される。上流
ハブポート2のデータ信号は、終端抵抗Ｒｘとハブチッ
プ3のデータポートに印加される。上流ハブポート2の/
ｄａｔａ信号は、ハブチップ3の/ｄａｔａポートに接続
される。

【００１２】電源5は、制御可能なスイッチ4の自己電源
ポートに接続された出力を有する。また、その出力信号
もハブチップ3の自己電源モード入力及びリセット回路6
の入力に接続される。リセット回路6は、そのReset Pul
se出力にリセットパルスを発生することができる。この
Reset Pulse出力は、デジタル的にイネーブルされるス
イッチ1の/Reg．Enableポートに接続される。このデジ
タル的にイネーブルされるスイッチ1の出力信号は、遅
延回路8、ハブチップ3のHub Ckt． Power入力及びハブ
チップ3のDataポートに接続された終端抵抗Rxに接続さ
れる。遅延回路8は、その入力に現れる信号に遅延を生
じさせるRC回路から成る。

【００１３】図1に示すシステムの動作を以下に、図1及
び図2を参照して説明する。図2は、すべての電源がオフ
から始り、バス電源及び自己電源モードの4つの可能な
変化を示すタイミング図を示す。先ず、ハブがホストコ
ンピュータから切断され且つ電源5が接続されていない
時点（ｔｏ）で、自己電源及びバス電源信号レベルは両
方とも0である。この状態では、全ての回路に電源が得
られないので、すべての信号レベルもまた0である。上
流ハブポート2をホストコンピュータに接続すると、バ
ス電源Ｖ＋を上流ハブポート2に印加する（時刻ｔ
１）。制御可能なスイッチ4は、ノーマル（通常）状態
であり、電源はスイッチを通って、1個又はいくつかの
下流ハブポートに接続されたポート電源出力に印加す
る。

【００１４】リセット回路6は、ロジック1のReset Puls
e出力に状態を変え、よって/Reg. Enable信号を高（ハ
イ）に移行させる（時刻ｔ2）。遅延の後/Reg. Enable
信号は低（ロー）となり（時制ｔ１）、デジタル的にイ
ネーブルされたスイッチ1がイネーブルされる。このデ
ジタル的にイネーブルされたスイッチ1は、/Reg. Enabl
e入力が低（ロー）になっているときのみイネーブル状
態の出力を有する。このイネーブル状態では、バス電源
をその入力から出力に通過させてHub Ckt. Power信号を
高（ハイ）とし、遅延回路８を開始する。また、バス電
源は、デジタル的にイネーブルされたスイッチ出力から
終端抵抗Ｒｘに印加され、ハブが接続されていることを
ホストコンピュータに認識させる。これは、ホストコン
ピュータとハブチップ3との間のエニュメレーションを
開始する為の前提要件である。終端抵抗器Ｒｘへの電源
の印加は、ハブをホストコンピュータに付けたのと同じ
効果を有する。その理由は、ホストコンピュータは、デ
ータラインに印加されている電源を検知するからであ
る。遅延時間の後（ｔ2-ｔ1）、遅延回路8の出力は、高
（ハイ）となり、Hub /Resetポート状態を変更させる。
これによりホストコンピュータをトリガーしてエニュメ
レーションを開始する。

【００１５】上流ハブポート2がホストコンピュータに
接続されているとき、電源5が付勢されると（時刻ｔ
4）、電源5からの出力は制御可能なスイッチ4を作動
し、自己電源モード信号を高（ハイ）にする。このスイ
ッチ動作は、図2中に時刻ｔ４でPort Power信号の遮断
で示される。このスイッチ動作の後、制御可能なスイッ
チ4のPort Power出力は、電源5の出力により自己電源入
力を介して供給される。

【００１６】この電源出力は、電源リセット回路6にも
供給され、再度エニュメレーションプロセスを開始す
る。電源リセット回路6への入力が高（ハイ）のとき、
電源リセット回路6は、時刻ｔ4にリセットパルスを発生
し、デジタル的にイネーブルされるスイッチ1の/Reg. E
nableポートに印加される。これは、デジタル的にイネ
ーブルされるスイッチ1の出力を低（ロー）とし、電源
をＲｘから除去してハブがホストコンピュータから切離
されたかの如く見えるようにする。Hub Ckt. Power信号
は、デジタル的にイネーブルされるスイッチ1に印加さ
れていたリセットパルスの幅だけ遮断される。このリセ
ットパルスは、時間（ｔ4-ｔ5）の期間中継続し、その
後、ロジック0又は低（ロー）状態に戻る。これによ
り、デジタル的にイネーブルされるスイッチ1の出力を
高（ハイ）とし、遅延回路8を開始する。入力に信号を
印加してから遅延時間（ｔ5-ｔ6）後に、遅延回路出力
は高（ハイ）となり、Hub /Reset信号を高（ハイ）とす
る（時刻ｔ6）。Hub /Reset信号が高（ハイ）となる
と、エニュメレーションプロセスがホストコンピュータ
とハブチップ3間で開始する。

【００１７】上流ハブポート2がホストコンピュータに
接続されたままで、電源5が減勢されると（時刻ｔ7）、
制御可能なスイッチ4は減勢され、ポート電源はバス電
源に切替られる。この電源リセット回路6は、時刻ｔ7に
電源出力が除去されたとことを検知し、デジタル的にイ
ネーブルされるスイッチ１の/Reg. Enableポートに入力
される。リセットパルス（t7-t8）を発生する。このHub
Ckt. Power信号は/Reg.Enable信号のリセットパルスの
幅だけ低（ロー）となる。同時に、Ｒｘへの電源は遮断
され、ハブがホストコンピュータから切り離されたかの
如く見えるようにする。リセットパルスが終った後（ｔ
8）、デジタル的にイネーブルされるスイッチ1の出力は
オンとなり、電力をＲｘに供給し、ホストコンピュータ
に対してハブが再度接続されたかの如く見えるようにす
る。これと同時に（ｔ8），電力が遅延回路8に供給さ
れ、遅延信号がハブチップ3のHub /Resetポートに印加
される。これにより、ホストコンピュータとハブチップ
３間で時刻ｔ９にエニュメレーションプロセスを開始す
る。

【００１８】電源出力は、上流ハブポート2がホストコ
ンピュータから遮断された時、上流ハブポート2から電
源5のPS Enableポートに来るバス電源信号によりイネー
ブルされるので、ハブチップ3への全ての電力は除去さ
れる。上流ハブポート2のV+から来る電力はなく、電源5
は付勢されてもイネーブルされていないので、制御可能
なスイッチ４は通常状態にとどまり、下流ポートに電力
が供給されるのを阻止する。

【００１９】図１のブロックダイヤグラムに示すハブ用
電源切替回路の一実施例乃至具体例を図３に示す。尚、
図中の全てのコンポーネントには、例えばＲ２２の如く
ローマ字の後に数字が付されている。従って、以下の説
明では、図３に図示するローマ字に数字が付されたコン
ポーネントで説明し、数字のみのコンポーネントは図１
のブロックダイヤグラムに示されるものである。上流ハ
ブポート２は、図３Ｃ中にＪ５として示され、図３Ａに
Ｕ１で示すハブチップ３に接続されている。電源５は、
図３ＤにＪ６で示す。この電源Ｊ６は、従来のアンレギ
ュレートのＤＣ電源である。それは、高電流低ドループ
アウトレギュレータＵ１０に接続されている。この特定
レギュレータは、ミクレル（Micrel）社の部品番号MIC2
9301として市販されている。このレギュレータは、ロジ
ックレベルオン／オフコントロール（ピン１）とエラー
フラグ（ピン５）を特長とし、エラーフラグは出力がレ
ギュレーションを外れると信号を発生する。このフラグ
状態には、低入力電圧（ドロップアウト）、出力電流制
限、温度異常上昇及び入力の異常高電圧スパイクを含ん
でいる。ここで示す如く、ＰＳインネーブル信号がピン
１から出力され、上流ハブポートバス電源信号に接続さ
れ、上流ハブポートＪ５のピン１に５Ｖとして示され
る。

【００２０】レギュレータＵ１０の出力（ピン４）は通
常閉状態のリレーＫ１のコイル（ピン２）に供給され
る。これは図１のブロックダイヤグラムの制御可能なス
イッチ４に対応する。また、この出力は、ハブチップ３
の自己電源モードポートにも供給される。これは、ハブ
チップＵ１のピン１０に供給される/BUSPWRとして図示
されている。デジタル的にイネーブルされるスイッチ１
は、この図３Ｂ中ではＵ１４として図示され、上流ハブ
ポートＪ５の５Ｖピン１に接続される。更に、/Reg. En
able信号は、Ｕ１４のイネーブルポート（ピン２）に接
続され、電源レギュレータＵ１０のピン５から反転フラ
グ出力の供給される。デジタル的にイネーブルされるス
イッチ１の出力は、Ｕ１４のＰＣ（ピン８）として示さ
れ、Ｕ１の/Resetのピン２５に供給する遅延回路に接続
される。終端抵抗Ｒｘは図中Ｒ３３として表示され、一
端が上流ハブポートＪ５のDATA+ピンに接続される。こ
の終端抵抗Ｒｘの他端は、Ｕ１のＶｃｃ１，Ｖｃｃ２と
表示されたハブチップ３のHub Ckt Power及びＵ１４中
ＯＵＴ１、ＯＵＴ２と表示されているデジタル的にイネ
ーブルされるスイッチ１に接続されている。図３では、
この接続は、３．３Ｖノードを介して行われていること
に注目されたい。

【００２１】入力過渡抑圧（トランジェントサプレッシ
ョン）は、上流ポートＪ５に接続されているＵ７により
行われ、出力過渡抑圧はＵ８及びＵ９により行われる。
最後に、局部発振器を有する相補回路がＵ１のＸＴＡＬ
１及びＸＴＡＬ２ポートに接続され、ハブチップＵ１の
タイミングを制御する。Ｊ１乃至Ｊ４で示す複数の下流
ポートがハブチップＵ１からＤＰ１-４及びＤＭ１-４に
接続されて示される。

【００２２】次に、図１のシステムと同様機能を有する
本発明のハブ用電源切替回路の他の実施例を図４に示
す。この図は、図３のものと類似するが、Ｊ６により供
給される自己電源信号で使用される簡易レギュレータＵ
１１を使用する点で相違する。このレギュレータＵ１１
は図３の第１実施例のレギュレータＵ１０に示されたイ
ネーブル及びフラグ出力を有しない。このレギュレータ
Ｕ１１は、異なるリセット回路６を必要とし、図１のシ
ステムと同様の機能を果たす。このリセット回路６は、
１対のシングルショットレギュレータＵ１０を含み、デ
ジタル的に制御可能なスイッチＵ１４への/Reg. Enable
入力にリセットパルスを発生する。これらレギュレータ
は、米国シグネチック社が製造する部品番号７４ＨＣ２
２１の如き種々の市販のレギュレータから選択可能であ
る。これらレギュレータＵ１０の１つは、電源５がオン
とされたとき/Reg. Enableにパルスを発生する。他方は
この電源５がオフとされたとき、パルスを発生する。こ
のリセットは、図３のリセットと実質的に同じである。

【００２３】以上、本発明のハブ用電源切替回路の好適
実施例を詳述したが、本発明は単に斯る実施例のみに限
定されるものではないことに留意されたい。特定用途に
応じて種々の変形変更が可能であること勿論である。

【００２４】

【発明の効果】上述の説明から理解される如く、本発明
のハブ用電源切替回路によると、ハブとホストコンピュ
ータとの間の接続を切断又は遮断することなく、自己電
源モードとバス電源モード間で自動的に切替可能である
という実用上の顕著な効果を有する。

【図面の簡単な説明】

【図１】本発明によるハブ用電源切替回路を含むハブ制
御回路のブロック図である。

【図２】図１のハブ制御回路の各部の動作を示すタイミ
ングチャートである。

【図３】図１のブロック図と図３Ａ-図３Ｊ間の関係を
示す配置図であり、図３Ａ-図３Ｊは図１の各ブロック
の詳細構成図である。

【図４】図１のハブ制御回路の他の実施例を示す図３Ａ
-図３Ｊと同様の詳細構成図である。

【符号の説明】

１ （デジタル的にイネーブルされる）スイッチ ２ 上流ハブポート ３ 制御回路（コントローラ） ４ 制御可能なスイッチ ５ 電源 ６ リセット回路 ８ 遅延回路 Ｒｘ 終端抵抗 Hub Reset ハブリセット

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【手続補正書】

【提出日】平成１０年１２月２４日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図１】本発明によるハブ用電源切替回路を含むハブ制
御回路のブロック図である。

【図２】図１のハブ制御回路の各部の動作を示すタイミ
ングチャートである。

【図３】図１のブロック図と、その各部の具体的回路を
示す図３Ａ乃至図３Ｊ間の関係を示す配置図である。

【図３Ａ】図１のハブチップ及びその周辺回路を示す図
である。

【図３Ｂ】図１のデジタル的にイネーブルされるスイッ
チを示す図である。

【図３Ｃ】図１の上流ハブポート周辺の回路図である。

【図３Ｄ】図１のハブ用電源切替回路の電源部を示す図
である。

【図３Ｅ】図１のハブ用電源切替回路のインジケータ部
の回路図である。

【図３Ｆ】図３Ａのハブチップに接続される水晶振動子
（X１）を含む回路図である。

【図３Ｇ】図１の下流ポートを含む部分の回路図であ
る。

【図３Ｈ】図１の下流ポートを含む部分の回路図であ
る。

【図３Ｉ】図１の下流ポートを含む部分の回路図であ
る。

【図３Ｊ】図１の下流ポートを含む部分の回路図であ
る。

【図４】図１のブロック図と、その各部の具体的回路の
変形例を示す図４Ａ乃至図４Ｊ間の関係を示す配置図で
ある。

【図４Ａ】図３Ａの変形例を示す図である。

【図４Ｂ】図３Ｃの変形例を示す図である。

【図４Ｃ】図３Ｂの変形例を示す図である。

【図４Ｄ】シングルショットレギュレータを含みリセッ
トパルスを発生する回路の回路図である。

【図４Ｅ】図３Ｄの変形例を示す図である。

【図４Ｆ】図３Ｆの変形例を示す図である。

【図４Ｇ】図３Ｇの変形例を示す図である。

【図４Ｈ】図３Ｈの変形例を示す図である。

【図４Ｉ】図３Ｉの変形例を示す図である。

【図４Ｊ】図３Ｊの変形例を示す図である。

【符号の説明】 １ （デジタル的にイネーブルされる）スイッチ ２ 上流ハブポート ３ 制御回路（コントローラ） ４ 制御可能なスイッチ ５ 電源 ６ リセット回路 ８ 遅延回路 Ｒｘ 終端抵抗 Hub Reset ハブリセット

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】追加

【補正内容】

【図３】

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図４

【補正方法】追加

【補正内容】

【図４】

Claims (2)

【特許請求の範囲】
1. 【請求項１】 上流ハブポートと下流ハブポートを有
   し、自己電源モード及びバス電源モードに構成可能なハ
   ブ用電源切替回路において、 自己電源信号を有する電源と、 前記ハブに電源供給するバス電源信号及び前記ハブの入
   力に接続されたデータ信号を有する上流ハブポートと、 前記自己電源信号を検知し、前記下流ハブポートへの電
   源を前記自己電源モード及びバス電源モード間で切替る
   制御可能なスイッチと、 該スイッチに接続されバス電源入力、自己電源入力、電
   源モード出力及びハブ回路電源出力を有する制御回路と
   を具えることを特徴とするハブ用電源切替回路。
2. 【請求項２】 ハブに供給されている電源の変化に応じ
   て前記ハブを自動的にエニュメレートするハブ用電源切
   替方法において、 バス及び電源から供給される電源の変化を検知すること
   と、 前記ハブと終端抵抗に供給されるハブ電源信号を所定期
   間不能化するリセット信号を発生することと、 前記所定期間後に、Hub /Reset信号を発生して前記ハブ
   のエニュメレーションプロセスを開始することを有する
   ことを特徴とするハブ用電源切替方法。