JPH05102318A - 銅合金導電プラグ形成方法及び装置 - Google Patents
銅合金導電プラグ形成方法及び装置Info
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Abstract
(57)【要約】
【目的】本発明は新規なVLSI相互接続構造28を提
案する。 【構成】銅導電ライン18を含むVLSI相互接続構造
28内の二酸化ケイ素又はポリイミドでなる酸素含有絶
縁体16内にバイア、ライン又は凹所14を設け、この
凹所14に銅合金30を充填し、堆積した銅合金30の
表面及び酸素含有絶縁体16に接触している合金部分の
表面に合金元素酸化物の薄膜層32が形成される。この
酸化物層32は拡散障壁及び又は接着層並びに自己保護
層として用いられる。かくしてバイア、ライン又は凹所
14において使用し得る銅合金30の断面積が増大し、
ラインの電流導通能力を向上させることができる。
案する。 【構成】銅導電ライン18を含むVLSI相互接続構造
28内の二酸化ケイ素又はポリイミドでなる酸素含有絶
縁体16内にバイア、ライン又は凹所14を設け、この
凹所14に銅合金30を充填し、堆積した銅合金30の
表面及び酸素含有絶縁体16に接触している合金部分の
表面に合金元素酸化物の薄膜層32が形成される。この
酸化物層32は拡散障壁及び又は接着層並びに自己保護
層として用いられる。かくしてバイア、ライン又は凹所
14において使用し得る銅合金30の断面積が増大し、
ラインの電流導通能力を向上させることができる。
Description
【0001】
【産業上の利用分野】本発明は銅合金導電プラグ形成方
法及び装置に関し、特に超大規模集積回路(VLSI)
金属相互接続構造、電気的導体、薄膜導電性ストライプ
及びそれらの製造方法について、こうした構造のための
銅合金導体に適用して好適なものである。
法及び装置に関し、特に超大規模集積回路(VLSI)
金属相互接続構造、電気的導体、薄膜導電性ストライプ
及びそれらの製造方法について、こうした構造のための
銅合金導体に適用して好適なものである。
【0002】
【従来の技術】過去のVLSI製造ステツプにおいて
は、単一の基板上に配置された半導体領域又は半導体デ
バイス内におけるコンタクト及び相互接続のための単一
の合金材料としてアルミニウムが使用されていた。アル
ミニウムは低コスト、優れたオーミツクコンタクト及び
高導電率をもつているので好ましい。しかしながら純粋
なアルミニウム薄膜導電性ストライプは、融点が低いた
めにその使用が低温処理に制限され、コンタクト及び接
続不良の原因になるアニール時にシリコン内に拡散した
り、エレクトロニクス・マイグレーシヨンをしたりする
など望ましくない特性をもつている。その結果、純粋な
アルミニウム以上の利点を有する多数のアルミニウム合
金が開発された。例えば米国特許第 4,566,177号におい
ては、エレクトロ・マイグレーシヨン抵抗を改良するた
めに合計で重量比3〔%〕までのシリコン、銅、ニツケ
ル、クロム及び又はマンガンを含有するアルミニウム合
金の導電層が開発された。米国特許第 3,631,304号にお
いてはエレクトロ・マイグレーシヨンを改良するために
アルミニウム及び酸化アルミニウムの合金が作られた。
は、単一の基板上に配置された半導体領域又は半導体デ
バイス内におけるコンタクト及び相互接続のための単一
の合金材料としてアルミニウムが使用されていた。アル
ミニウムは低コスト、優れたオーミツクコンタクト及び
高導電率をもつているので好ましい。しかしながら純粋
なアルミニウム薄膜導電性ストライプは、融点が低いた
めにその使用が低温処理に制限され、コンタクト及び接
続不良の原因になるアニール時にシリコン内に拡散した
り、エレクトロニクス・マイグレーシヨンをしたりする
など望ましくない特性をもつている。その結果、純粋な
アルミニウム以上の利点を有する多数のアルミニウム合
金が開発された。例えば米国特許第 4,566,177号におい
ては、エレクトロ・マイグレーシヨン抵抗を改良するた
めに合計で重量比3〔%〕までのシリコン、銅、ニツケ
ル、クロム及び又はマンガンを含有するアルミニウム合
金の導電層が開発された。米国特許第 3,631,304号にお
いてはエレクトロ・マイグレーシヨンを改良するために
アルミニウム及び酸化アルミニウムの合金が作られた。
【0003】現在のVLSI技術は、将来のVLSIデ
バイスで必要とされる高回路密度及び一段と速い動作速
度から生ずるバツクエンド・オブ・ザ・ライン(BEO
L)配線要求をきびしく要求した。このことは、導電ラ
インをますます小さくしながら一段と高い電流密度を実
現することを要求する。かくして、一段と高いコンダク
タンスを有する配線が必要となり、一段と大きな配線断
面積を有するアルミニウム合金導体又は一段と高いコン
ダクタンスを有する配線材料が必要となつた。産業界に
おける傾向は、銅のコンダクタンスがアルミニユウムの
コンダクタンスよりも大きいので純粋な銅を用いて高コ
ンダクタンス配線材料を開発することである。
バイスで必要とされる高回路密度及び一段と速い動作速
度から生ずるバツクエンド・オブ・ザ・ライン(BEO
L)配線要求をきびしく要求した。このことは、導電ラ
インをますます小さくしながら一段と高い電流密度を実
現することを要求する。かくして、一段と高いコンダク
タンスを有する配線が必要となり、一段と大きな配線断
面積を有するアルミニウム合金導体又は一段と高いコン
ダクタンスを有する配線材料が必要となつた。産業界に
おける傾向は、銅のコンダクタンスがアルミニユウムの
コンダクタンスよりも大きいので純粋な銅を用いて高コ
ンダクタンス配線材料を開発することである。
【0004】
【発明が解決しようとする課題】VLSI相互接続構造
の形成においては、銅がライン、バイア、又は他の凹所
内に堆積されることにより、同一基板上の半導体領域又
は半導体デバイスを相互接続する。銅は半導体デバイス
接合において幾つかの難点の原因として知られており、
銅がシリコン基板内に拡散すれば、これがデバイスの機
能不全の原因となり得る。さらに純粋な銅は二酸化ケイ
素及びポリイミドのような酸素を含む絶縁体への接着が
良くない。かくしてBEOL銅金属処理のための現在の
手段は、1000〔Å〕以上もの厚さを有する拡散障壁及び
又は接着層を含む。例えば、VLSI相互接続構造10
の一部の概略を図5に示す。構造10において、銅プラ
グ12はVLSIデバイス内に配設された導電層及び半
導体素子を相互接続するために用いられる。銅導電ライ
ン18の表面に置かれた絶縁層16に凹所14が形成さ
れる。物理蒸着法又は化学蒸着法を用いて、相互接続構
造10を接着層20及び銅プラグ12で埋める。銅は酸
素を含む絶縁体にも銅自身にも十分に接着しないので、
接着剤として接着層20を使用することにより銅プラグ
12を絶縁層16及び銅導電ライン18に接着させるこ
とができる。接着層20はチタン−タングステン(Ti
W)又はチタン−チツ化物(TiN)のような耐火性金
属複合体からなる。
の形成においては、銅がライン、バイア、又は他の凹所
内に堆積されることにより、同一基板上の半導体領域又
は半導体デバイスを相互接続する。銅は半導体デバイス
接合において幾つかの難点の原因として知られており、
銅がシリコン基板内に拡散すれば、これがデバイスの機
能不全の原因となり得る。さらに純粋な銅は二酸化ケイ
素及びポリイミドのような酸素を含む絶縁体への接着が
良くない。かくしてBEOL銅金属処理のための現在の
手段は、1000〔Å〕以上もの厚さを有する拡散障壁及び
又は接着層を含む。例えば、VLSI相互接続構造10
の一部の概略を図5に示す。構造10において、銅プラ
グ12はVLSIデバイス内に配設された導電層及び半
導体素子を相互接続するために用いられる。銅導電ライ
ン18の表面に置かれた絶縁層16に凹所14が形成さ
れる。物理蒸着法又は化学蒸着法を用いて、相互接続構
造10を接着層20及び銅プラグ12で埋める。銅は酸
素を含む絶縁体にも銅自身にも十分に接着しないので、
接着剤として接着層20を使用することにより銅プラグ
12を絶縁層16及び銅導電ライン18に接着させるこ
とができる。接着層20はチタン−タングステン(Ti
W)又はチタン−チツ化物(TiN)のような耐火性金
属複合体からなる。
【0005】他のVLSI相互接続構造22の一部の概
略を図6に示す。相互接続構造22内の銅プラグ12
は、シリコン基板26内に形成された半導体領域24と
コンタクトするために使用される。図示のように領域2
4はケイ化タンタル(TaSi2 )又はケイ化コバルト
(CoSi2 )からなるケイ化金属コンタクトになる。
銅は低温において容易にケイ化物と反応してシリコン基
板26内に拡散するので、拡散障壁及び接着層20がこ
うした拡散を阻止し、銅プラグ12が絶縁層16に接着
できるようにするために用いられる。
略を図6に示す。相互接続構造22内の銅プラグ12
は、シリコン基板26内に形成された半導体領域24と
コンタクトするために使用される。図示のように領域2
4はケイ化タンタル(TaSi2 )又はケイ化コバルト
(CoSi2 )からなるケイ化金属コンタクトになる。
銅は低温において容易にケイ化物と反応してシリコン基
板26内に拡散するので、拡散障壁及び接着層20がこ
うした拡散を阻止し、銅プラグ12が絶縁層16に接着
できるようにするために用いられる。
【0006】接着層20のような拡散障壁及び又は接着
層をBEOL銅金属処理に使用すると、幾つかの問題点
が生ずる。構造10において接着層20は、凹所14を
部分的に被覆することによつて銅導電体12及び銅導電
ライン18間に1つの層を挿入する。これは接触抵抗を
上昇させる上に、接着層20の抵抗を直列に付加する。
構造10及び構造22において拡散障壁及び又は接着層
20は、導電性ではあるが、純粋な銅よりも抵抗が大き
い上に、その存在は凹所14の銅の断面積を減少させる
ので、ミクロン以下であるラインの電流導通能力を低減
させる。かくしてBEOL配線に必要とされる電流需要
を満たすために、上述の問題点を含まない銅金属処理を
開発する必要がある。
層をBEOL銅金属処理に使用すると、幾つかの問題点
が生ずる。構造10において接着層20は、凹所14を
部分的に被覆することによつて銅導電体12及び銅導電
ライン18間に1つの層を挿入する。これは接触抵抗を
上昇させる上に、接着層20の抵抗を直列に付加する。
構造10及び構造22において拡散障壁及び又は接着層
20は、導電性ではあるが、純粋な銅よりも抵抗が大き
い上に、その存在は凹所14の銅の断面積を減少させる
ので、ミクロン以下であるラインの電流導通能力を低減
させる。かくしてBEOL配線に必要とされる電流需要
を満たすために、上述の問題点を含まない銅金属処理を
開発する必要がある。
【0007】本発明はVLSI相互接続構造内に銅合金
によりバイア、ライン、及び他の凹所を設け、堆積した
合金の表面及び酸素含有絶縁体に接触している合金の表
面に合金元素酸化物の薄い層を形成する方法を提案す
る。また本発明は本発明の方法を用いて形成される新規
なVLSI相互接続構造を提案する。
によりバイア、ライン、及び他の凹所を設け、堆積した
合金の表面及び酸素含有絶縁体に接触している合金の表
面に合金元素酸化物の薄い層を形成する方法を提案す
る。また本発明は本発明の方法を用いて形成される新規
なVLSI相互接続構造を提案する。
【0008】本発明は従来技術による拡散障壁及び又は
接着層を使用するBEOL銅金属処理を大幅に改善する
ものである。従来技術は2つの堆積ステツプを必要とす
るが、本発明による方法の一実施例においては1つの堆
積ステツプのみを必要とする。第2に本発明は、バイ
ア、ライン又は凹所において利用し得る銅合金の断面積
を増大させることによつて、ミクロン以下であるライン
の電流導通能力を向上させる。最後に本発明は、半導体
素子又は導電層を相互に接続する相互接続構造において
使用される従来技術の接着層に存在する直列抵抗及び接
触抵抗を除去する。
接着層を使用するBEOL銅金属処理を大幅に改善する
ものである。従来技術は2つの堆積ステツプを必要とす
るが、本発明による方法の一実施例においては1つの堆
積ステツプのみを必要とする。第2に本発明は、バイ
ア、ライン又は凹所において利用し得る銅合金の断面積
を増大させることによつて、ミクロン以下であるライン
の電流導通能力を向上させる。最後に本発明は、半導体
素子又は導電層を相互に接続する相互接続構造において
使用される従来技術の接着層に存在する直列抵抗及び接
触抵抗を除去する。
【0009】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、基板の1つの主要な平面上に配置
された酸素含有絶縁体層16内に形成されたVLSI相
互接続構造28の凹所14内に銅合金導電プラグ30を
形成する方法において、銅及び原子百分率 2.0〔%〕未
満の合金元素からなる銅合金を形成するステツプと、相
互接続構造28の凹所14内に銅合金を堆積させると共
に、銅合金プラグ30並びにプラグの露出している表面
及びプラグの酸素含有絶縁体16に接触している面に合
金元素の酸化物の薄膜層32を形成するステツプとを含
むようにする。
め本発明においては、基板の1つの主要な平面上に配置
された酸素含有絶縁体層16内に形成されたVLSI相
互接続構造28の凹所14内に銅合金導電プラグ30を
形成する方法において、銅及び原子百分率 2.0〔%〕未
満の合金元素からなる銅合金を形成するステツプと、相
互接続構造28の凹所14内に銅合金を堆積させると共
に、銅合金プラグ30並びにプラグの露出している表面
及びプラグの酸素含有絶縁体16に接触している面に合
金元素の酸化物の薄膜層32を形成するステツプとを含
むようにする。
【0010】
【作用】本発明の方法の第1ステツプは、原子百分率
2.0〔%〕未満の合金元素を含む銅合金を形成すること
である。本発明の一実施例における第2すなわち最終ス
テツプは、薄い酸化物層を形成するのに適した堆積温度
によりバイア、ライン又は凹所内に銅合金を堆積させる
ことである。当該銅合金は物理蒸着(PVD)法又は化
学蒸着(CVD)法のいずれかによつて堆積させること
ができる。本発明の他の実施例の第2ステツプにおいて
は、薄膜酸化物層を形成しない堆積温度によりバイア、
ライン又は凹所内に銅合金を堆積させる。次に、相互接
続構造がアニール処理されて薄膜酸化物層が形成され
る。
2.0〔%〕未満の合金元素を含む銅合金を形成すること
である。本発明の一実施例における第2すなわち最終ス
テツプは、薄い酸化物層を形成するのに適した堆積温度
によりバイア、ライン又は凹所内に銅合金を堆積させる
ことである。当該銅合金は物理蒸着(PVD)法又は化
学蒸着(CVD)法のいずれかによつて堆積させること
ができる。本発明の他の実施例の第2ステツプにおいて
は、薄膜酸化物層を形成しない堆積温度によりバイア、
ライン又は凹所内に銅合金を堆積させる。次に、相互接
続構造がアニール処理されて薄膜酸化物層が形成され
る。
【0011】当該酸化物層は幾つもの機能を果たす。第
1に、当該酸化物層は接着剤として作用することによ
り、銅合金が酸素含有絶縁体に接着できるようにする。
第2の機能としてこの酸化物層は拡散障壁として作用
し、これによつてラインすなわち凹所内に銅合金を封じ
込める。第3の機能としてこの酸化物層は表面保護層と
して作用し、これによつて堆積した銅合金に耐食性を与
える。最後に、この酸化物層は小丘の形成を防止する。
1に、当該酸化物層は接着剤として作用することによ
り、銅合金が酸素含有絶縁体に接着できるようにする。
第2の機能としてこの酸化物層は拡散障壁として作用
し、これによつてラインすなわち凹所内に銅合金を封じ
込める。第3の機能としてこの酸化物層は表面保護層と
して作用し、これによつて堆積した銅合金に耐食性を与
える。最後に、この酸化物層は小丘の形成を防止する。
【0012】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【0013】図面中の同一の参照番号は同一の構成要素
を示す。
を示す。
【0014】本発明に従つて、酸素含有絶縁体層内のバ
イア、ライン又は他の凹所内に銅及び合金元素からなる
銅合金を堆積させ、当該銅合金上に合金元素の酸化物層
を形成することにより拡散障壁層及び自己保護層として
用いることによつて、新規な相互接続構造が形成され
る。図1は、銅合金プラグ30及び合金元素の酸化物層
32を有するVLSI相互接続構造28の一部にあるラ
イン又は凹所の断面の概略図である(図解の便宜をはか
る目的で凹所14をバイアと呼ぶが、この凹所14はラ
イン又は他の相互接続用の凹所であつても良い)。
イア、ライン又は他の凹所内に銅及び合金元素からなる
銅合金を堆積させ、当該銅合金上に合金元素の酸化物層
を形成することにより拡散障壁層及び自己保護層として
用いることによつて、新規な相互接続構造が形成され
る。図1は、銅合金プラグ30及び合金元素の酸化物層
32を有するVLSI相互接続構造28の一部にあるラ
イン又は凹所の断面の概略図である(図解の便宜をはか
る目的で凹所14をバイアと呼ぶが、この凹所14はラ
イン又は他の相互接続用の凹所であつても良い)。
【0015】相互接続構造はVLSIデバイスの一部分
であり、金属で充填された凹所を用いてVLSIデバイ
ス上の半導体領域、素子又は導電層を相互に接続する。
図1に示すように、相互接続構造28は銅導電ライン1
8を含む。絶縁層16は導電ライン上に形成され、その
中に周知のフオトリソグラフイ技術及びエツチング技術
によつて形成されたバイア14を含む。バイア14の幅
は一般的には1〔μm〕又はそれ以下の程度の大きさで
ある。例えば絶縁層16は二酸化ケイ素又はポリイミド
からなる酸素含有物質である。バイア14は絶縁層16
及び銅導電ライン18上に形成されるコンタクト又はラ
イン間に導電性接続を実現する手段である。
であり、金属で充填された凹所を用いてVLSIデバイ
ス上の半導体領域、素子又は導電層を相互に接続する。
図1に示すように、相互接続構造28は銅導電ライン1
8を含む。絶縁層16は導電ライン上に形成され、その
中に周知のフオトリソグラフイ技術及びエツチング技術
によつて形成されたバイア14を含む。バイア14の幅
は一般的には1〔μm〕又はそれ以下の程度の大きさで
ある。例えば絶縁層16は二酸化ケイ素又はポリイミド
からなる酸素含有物質である。バイア14は絶縁層16
及び銅導電ライン18上に形成されるコンタクト又はラ
イン間に導電性接続を実現する手段である。
【0016】本発明の第1ステツプは、原子百分率 2.0
〔%〕以下に抑えた合金元素を含む銅合金を形成するこ
とである。当該合金は標準的な冶金合金技術によつて形
成される。当該合金銅のエレクトロマイグレーシヨン抵
抗は純粋な銅のエレクトロマイグレーシヨン抵抗と同様
である。本発明の方法のための銅合金の形成に使用し得
る適正な合金元素にはアルミニウム及びクロムが含まれ
る。
〔%〕以下に抑えた合金元素を含む銅合金を形成するこ
とである。当該合金は標準的な冶金合金技術によつて形
成される。当該合金銅のエレクトロマイグレーシヨン抵
抗は純粋な銅のエレクトロマイグレーシヨン抵抗と同様
である。本発明の方法のための銅合金の形成に使用し得
る適正な合金元素にはアルミニウム及びクロムが含まれ
る。
【0017】図2において本発明の一実施例における第
2ステツプは、蒸着又はスパツタリングなどの物理蒸着
(PVD)法又は化学蒸着(CVD)法によつて、凹所
14内に銅合金を堆積させることである。この堆積は 1
50〔℃〕以下の堆積温度により行われるので、この段階
では合金元素の酸化物は形成されない。次に図3に示す
ように、 250〔℃〕ないし 400〔℃〕の温度で使用温度
の程度によつて決まる30分間ないし1時間の間構造38
をアニール処理して、酸素含有絶縁体層16に接触して
いる銅合金プラグ42の表面及び露出しているプラグ4
2の表面だけに、合金元素の酸化物の薄膜層40を形成
させる。絶縁層16が二酸化ケイ素である場合、この薄
膜層40は合金元素の酸化物となる。絶縁層16がポリ
イミドである場合、合金元素はポリイミド内の酸素と同
様に炭素とも反応するので薄膜層40は合金元素の酸化
物−炭化物層となる。 250〔℃〕ないし 400〔℃〕の温
度において合金元素が、図3の矢印で示すように酸素と
接触している銅合金プラグ42の面に凝離し、酸素と反
応して酸化物層40を形成する。合金元素が絶縁層16
内の酸素と反応している間に、酸化物層40の小部分が
絶縁層16内に侵入する。図3の破線は、合金元素が絶
縁層16と反応して薄膜酸化物層40を形成する前の絶
縁層16の本来の境界を示す。酸化物層40の厚さは50
〔Å〕ないし100〔Å〕である。合金元素酸化物の生成
エネルギーは酸化銅の生成エネルギーよりも高いので、
合金元素酸化物が最初に生成され、銅が酸化物層40に
侵入することを阻止する。従つて酸化銅は形成されな
い。
2ステツプは、蒸着又はスパツタリングなどの物理蒸着
(PVD)法又は化学蒸着(CVD)法によつて、凹所
14内に銅合金を堆積させることである。この堆積は 1
50〔℃〕以下の堆積温度により行われるので、この段階
では合金元素の酸化物は形成されない。次に図3に示す
ように、 250〔℃〕ないし 400〔℃〕の温度で使用温度
の程度によつて決まる30分間ないし1時間の間構造38
をアニール処理して、酸素含有絶縁体層16に接触して
いる銅合金プラグ42の表面及び露出しているプラグ4
2の表面だけに、合金元素の酸化物の薄膜層40を形成
させる。絶縁層16が二酸化ケイ素である場合、この薄
膜層40は合金元素の酸化物となる。絶縁層16がポリ
イミドである場合、合金元素はポリイミド内の酸素と同
様に炭素とも反応するので薄膜層40は合金元素の酸化
物−炭化物層となる。 250〔℃〕ないし 400〔℃〕の温
度において合金元素が、図3の矢印で示すように酸素と
接触している銅合金プラグ42の面に凝離し、酸素と反
応して酸化物層40を形成する。合金元素が絶縁層16
内の酸素と反応している間に、酸化物層40の小部分が
絶縁層16内に侵入する。図3の破線は、合金元素が絶
縁層16と反応して薄膜酸化物層40を形成する前の絶
縁層16の本来の境界を示す。酸化物層40の厚さは50
〔Å〕ないし100〔Å〕である。合金元素酸化物の生成
エネルギーは酸化銅の生成エネルギーよりも高いので、
合金元素酸化物が最初に生成され、銅が酸化物層40に
侵入することを阻止する。従つて酸化銅は形成されな
い。
【0018】最終的な結果として、図1に示すように銅
合金プラグ30及び酸化物層32からなるバイア、ライ
ン又は他の凹所14を有する相互接続構造28を得る。
合金元素の凝離に起因して、銅合金プラグ30は凝離以
前の銅合金内に元々含まれていた量の約半分の合金元素
を含む。例えば、銅合金が原子百分率 2.0〔%〕の合金
元素を含んでいるならば、銅合金プラグ30は原子百分
率 1.0〔%〕の銅合金を含むことになる。さらに、酸化
物層32は累進的な層であり、酸化物層32内の酸化物
濃度は面15、17及び19からそれぞれ面21、23
及び25に向けて漸増している。また本発明は相互接続
構造28を提供する。
合金プラグ30及び酸化物層32からなるバイア、ライ
ン又は他の凹所14を有する相互接続構造28を得る。
合金元素の凝離に起因して、銅合金プラグ30は凝離以
前の銅合金内に元々含まれていた量の約半分の合金元素
を含む。例えば、銅合金が原子百分率 2.0〔%〕の合金
元素を含んでいるならば、銅合金プラグ30は原子百分
率 1.0〔%〕の銅合金を含むことになる。さらに、酸化
物層32は累進的な層であり、酸化物層32内の酸化物
濃度は面15、17及び19からそれぞれ面21、23
及び25に向けて漸増している。また本発明は相互接続
構造28を提供する。
【0019】絶縁層16上にさらに他の絶縁層を堆積さ
せ、絶縁層内に凹所を設けることによつてこれらの層内
に相互接続を生成させるようにしても良いことを当該分
野の知識を有する者は理解するであろう。絶縁層16上
に堆積される絶縁層がポリイミドの場合、それは、 350
〔℃〕ないし 400〔℃〕で30分間ないし1時間の養生処
理をする必要がある。この養生処理の間に、酸化物層4
0が生成される。かくして当該アニールステツプは独立
のステツプである必要はなく、その後の相互接続形成に
用いられる処理に組み込まれても良い。
せ、絶縁層内に凹所を設けることによつてこれらの層内
に相互接続を生成させるようにしても良いことを当該分
野の知識を有する者は理解するであろう。絶縁層16上
に堆積される絶縁層がポリイミドの場合、それは、 350
〔℃〕ないし 400〔℃〕で30分間ないし1時間の養生処
理をする必要がある。この養生処理の間に、酸化物層4
0が生成される。かくして当該アニールステツプは独立
のステツプである必要はなく、その後の相互接続形成に
用いられる処理に組み込まれても良い。
【0020】本発明の精神及び範囲から脱することな
く、上述のステツプの順序を変更することができること
を当該分野の知識を有する者は理解できる。例えば、上
述したようにCVD又はPVDによつて、銅導電性ライ
ン18上に最初に銅合金が堆積させられても良い。次
に、当該堆積された合金は周知のリソグラフイ技術及び
エツチング技術によつてパターン化され得る。最後のス
テツプは絶縁層16を堆積させることである。絶縁層1
6がポリイミドである場合、上述のようにポリイミドに
養生処理を施さなければならない。絶縁層16が二酸化
ケイ素である場合、それはCVD法によつて堆積させら
れてもPVD法によつて堆積させられても良い。
く、上述のステツプの順序を変更することができること
を当該分野の知識を有する者は理解できる。例えば、上
述したようにCVD又はPVDによつて、銅導電性ライ
ン18上に最初に銅合金が堆積させられても良い。次
に、当該堆積された合金は周知のリソグラフイ技術及び
エツチング技術によつてパターン化され得る。最後のス
テツプは絶縁層16を堆積させることである。絶縁層1
6がポリイミドである場合、上述のようにポリイミドに
養生処理を施さなければならない。絶縁層16が二酸化
ケイ素である場合、それはCVD法によつて堆積させら
れてもPVD法によつて堆積させられても良い。
【0021】本発明の他の実施例において、第2のすな
わち最終ステツプは、銅合金プラグ42及び薄膜酸化物
層40を単一ステツプにより形成する。プラグ42及び
酸化物層40は、合金元素の酸化物の薄膜層40を生じ
させる堆積温度で凹所14内に本発明の銅合金を堆積さ
せることにより形成される。この実施例においては、堆
積温度が 150〔℃〕ないし 250〔℃〕の範囲内にあれ
ば、銅合金をCVD法によつて堆積させることもでき、
PVD法によつて堆積させることもできる。この実施例
における酸化物層及び銅合金プラグの形成は図3に示す
ように上述したことと同様である。既に述べたように合
金元素が銅合金の、酸素と接触している面に凝離し、酸
素と反応して酸化物層40を形成する。合金元素及び絶
縁層16内の酸素間の反応に起因して、酸化物層40の
小部分は絶縁層16内に侵入する。合金元素酸化物の生
成エネルギーは酸化銅の生成エネルギーよりも高いの
で、酸化銅は生じない。
わち最終ステツプは、銅合金プラグ42及び薄膜酸化物
層40を単一ステツプにより形成する。プラグ42及び
酸化物層40は、合金元素の酸化物の薄膜層40を生じ
させる堆積温度で凹所14内に本発明の銅合金を堆積さ
せることにより形成される。この実施例においては、堆
積温度が 150〔℃〕ないし 250〔℃〕の範囲内にあれ
ば、銅合金をCVD法によつて堆積させることもでき、
PVD法によつて堆積させることもできる。この実施例
における酸化物層及び銅合金プラグの形成は図3に示す
ように上述したことと同様である。既に述べたように合
金元素が銅合金の、酸素と接触している面に凝離し、酸
素と反応して酸化物層40を形成する。合金元素及び絶
縁層16内の酸素間の反応に起因して、酸化物層40の
小部分は絶縁層16内に侵入する。合金元素酸化物の生
成エネルギーは酸化銅の生成エネルギーよりも高いの
で、酸化銅は生じない。
【0022】絶縁体が二酸化ケイ素であり、合金元素と
してアルミニウム又はクロムが使用される場合の薄膜層
32はそれぞれ、酸化アルミニウム(Al2O3 )又は
酸化クロム(Cr2 O3 )からなる。酸化物層32は好
ましい機能を実現する。純粋な銅は絶縁体に良好には接
着しない。しかしながら純粋なアルミニウム及び純粋な
クロムは、純粋な銅より格段的に良好に酸素含有絶縁体
に接着する。さらに、酸化アルミニウム及び酸化クロム
は極めて優れた銅との接着性を有している。従つて酸化
物層32は接着剤として作用し、銅合金を酸素含有絶縁
体層16に接着させることができる。2番目の機能とし
て酸化物層32は表面保護層として作用し、これにより
堆積した銅合金の耐食性を改善する。最後の機能として
酸化物層32は、例えば丘状の物理的な歪みを生じさせ
ない点において改善をする。
してアルミニウム又はクロムが使用される場合の薄膜層
32はそれぞれ、酸化アルミニウム(Al2O3 )又は
酸化クロム(Cr2 O3 )からなる。酸化物層32は好
ましい機能を実現する。純粋な銅は絶縁体に良好には接
着しない。しかしながら純粋なアルミニウム及び純粋な
クロムは、純粋な銅より格段的に良好に酸素含有絶縁体
に接着する。さらに、酸化アルミニウム及び酸化クロム
は極めて優れた銅との接着性を有している。従つて酸化
物層32は接着剤として作用し、銅合金を酸素含有絶縁
体層16に接着させることができる。2番目の機能とし
て酸化物層32は表面保護層として作用し、これにより
堆積した銅合金の耐食性を改善する。最後の機能として
酸化物層32は、例えば丘状の物理的な歪みを生じさせ
ない点において改善をする。
【0023】本発明は、従来技術の接着層を使用するB
EOL銅金属処理を大幅に改善する。まず第1に、本発
明の方法はただ1つの堆積ステツプを使用するが、従来
の技術は2つの堆積ステツプを必要とし、そのうちの1
つは接着層を堆積させるステツプであり第2のステツプ
は銅プラグを堆積させるステツプである。第2に、酸化
物層32は絶縁層16の内側に偏つて生じ、しかも50
〔Å〕ないし 100〔Å〕の厚さに過ぎないので、銅合金
プラグ30の利用し得る断面積を増大させ、これによつ
てミクロン以下のラインの電流導通能力を増大させる。
さらに、銅合金プラグ30のコンダクタンスは純粋な銅
のコンダクタンスより小さいが、原子百分率 1.0〔%〕
以下に合金元素を抑えることにより、合金に起因するコ
ンダクタンスの低下を銅合金プラグ30の断面積を増大
させることによつて相殺する。酸素と接触している銅合
金の面だけに酸化物層が生成するので、銅合金プラグ3
0は銅導電ライン18に直接接触する。かくして本発明
の金属処理は、接着層を使用する従来技術の金属処理に
存在する直列抵抗及び接触抵抗を除去できる。
EOL銅金属処理を大幅に改善する。まず第1に、本発
明の方法はただ1つの堆積ステツプを使用するが、従来
の技術は2つの堆積ステツプを必要とし、そのうちの1
つは接着層を堆積させるステツプであり第2のステツプ
は銅プラグを堆積させるステツプである。第2に、酸化
物層32は絶縁層16の内側に偏つて生じ、しかも50
〔Å〕ないし 100〔Å〕の厚さに過ぎないので、銅合金
プラグ30の利用し得る断面積を増大させ、これによつ
てミクロン以下のラインの電流導通能力を増大させる。
さらに、銅合金プラグ30のコンダクタンスは純粋な銅
のコンダクタンスより小さいが、原子百分率 1.0〔%〕
以下に合金元素を抑えることにより、合金に起因するコ
ンダクタンスの低下を銅合金プラグ30の断面積を増大
させることによつて相殺する。酸素と接触している銅合
金の面だけに酸化物層が生成するので、銅合金プラグ3
0は銅導電ライン18に直接接触する。かくして本発明
の金属処理は、接着層を使用する従来技術の金属処理に
存在する直列抵抗及び接触抵抗を除去できる。
【0024】図4は、本発明の方法に従つて形成された
銅合金プラグ46及び酸化物層48を有する他のVLS
I相互接続構造44の一部にあるライン又は凹所を示す
断面図である。構造44はシリコン基板26を含み、シ
リコン基板26内にはケイ化金属コンタクト24が形成
される。例えばケイ化金属コンタクト24は金属酸化膜
半導体(MOS)型のVLSI素子のソース領域、ドレ
イン領域又はゲート領域に形成されたケイ化金属コンタ
クトとして使用し得る。コンタクト24はケイ化タンタ
ル(TaSi2 )又はケイ化コバルト(CoSi2 )に
よつて構成するようにしても良い。バイア14はコンタ
クト24への導電性接続を果たすための手段である。さ
らに構造44は凹所14の底部に形成された拡散障壁層
50を含むことにより、銅合金プラグ46内の銅が基板
26内に拡散するのを防ぐ。ケイ化物コンタクト24内
には酸素原子が存在しないので凹所14の底部に酸化物
層は生成せず、このため拡散障壁層50が必要となる。
銅合金プラグ46及び酸化物層48を有する他のVLS
I相互接続構造44の一部にあるライン又は凹所を示す
断面図である。構造44はシリコン基板26を含み、シ
リコン基板26内にはケイ化金属コンタクト24が形成
される。例えばケイ化金属コンタクト24は金属酸化膜
半導体(MOS)型のVLSI素子のソース領域、ドレ
イン領域又はゲート領域に形成されたケイ化金属コンタ
クトとして使用し得る。コンタクト24はケイ化タンタ
ル(TaSi2 )又はケイ化コバルト(CoSi2 )に
よつて構成するようにしても良い。バイア14はコンタ
クト24への導電性接続を果たすための手段である。さ
らに構造44は凹所14の底部に形成された拡散障壁層
50を含むことにより、銅合金プラグ46内の銅が基板
26内に拡散するのを防ぐ。ケイ化物コンタクト24内
には酸素原子が存在しないので凹所14の底部に酸化物
層は生成せず、このため拡散障壁層50が必要となる。
【0025】図1、図2及び図3を参照して上述した本
発明の方法の実施例を、銅合金プラグ46及び酸化物層
48の形成に関して図4にも同じように適用することが
できる。図4の酸化物層48は、図3の酸化物層32と
同一の好ましい機能を実現する。本発明は本発明の方法
を使用することにより得られる相互接続構造44を提供
する。
発明の方法の実施例を、銅合金プラグ46及び酸化物層
48の形成に関して図4にも同じように適用することが
できる。図4の酸化物層48は、図3の酸化物層32と
同一の好ましい機能を実現する。本発明は本発明の方法
を使用することにより得られる相互接続構造44を提供
する。
【0026】図4の構造44内に本発明を使用すること
は、従来技術の拡散障壁接着層を使用するBEOL銅金
属処理を大幅に改善する。従来技術の相互接続構造22
は、図6に示すようなU形の拡散障壁接着層20を必要
とする。しかしながら本発明は、図4に示すように拡散
障壁50及び酸化物層48だけを必要とする。酸化物層
48は絶縁層16内に偏つて生成し、しかもその厚さは
50〔Å〕ないし 100〔Å〕に過ぎないので、利用できる
銅合金プラグ46の断面積が増大し、これによりミクロ
ン以下のラインの電流導通能力が増大する。
は、従来技術の拡散障壁接着層を使用するBEOL銅金
属処理を大幅に改善する。従来技術の相互接続構造22
は、図6に示すようなU形の拡散障壁接着層20を必要
とする。しかしながら本発明は、図4に示すように拡散
障壁50及び酸化物層48だけを必要とする。酸化物層
48は絶縁層16内に偏つて生成し、しかもその厚さは
50〔Å〕ないし 100〔Å〕に過ぎないので、利用できる
銅合金プラグ46の断面積が増大し、これによりミクロ
ン以下のラインの電流導通能力が増大する。
【0027】上述の通り本発明をその最適な実施例に基
づいて特定的に図示、説明したが、本発明の精神及び範
囲から脱することなく形式及び詳細構成の双方について
種々の変更を加えても良い。
づいて特定的に図示、説明したが、本発明の精神及び範
囲から脱することなく形式及び詳細構成の双方について
種々の変更を加えても良い。
【0028】
【発明の効果】上述のように本発明によれば、拡散障壁
及び酸化物層だけを設けることにより、利用できる銅合
金プラグの断面積を増大させ、これによりラインの電流
導通能力を一段と増大させることができる。
及び酸化物層だけを設けることにより、利用できる銅合
金プラグの断面積を増大させ、これによりラインの電流
導通能力を一段と増大させることができる。
【図1】図1は本発明の方法により銅合金を堆積させる
ことにより薄膜酸化物層を形成した後のVLSI相互接
続構造の一部にあるライン又は凹所を示す断面図であ
る。
ことにより薄膜酸化物層を形成した後のVLSI相互接
続構造の一部にあるライン又は凹所を示す断面図であ
る。
【図2】図2は本発明の方法により銅合金を堆積させた
後のVLSI相互接続構造の一部にあるライン又は凹所
を示す断面図である。
後のVLSI相互接続構造の一部にあるライン又は凹所
を示す断面図である。
【図3】図3は本発明の方法により薄膜酸化物層を形成
中のVLSI相互接続構造の一部にあるライン又は凹所
を示す断面図である。
中のVLSI相互接続構造の一部にあるライン又は凹所
を示す断面図である。
【図4】図4は本発明の方法により銅合金を堆積させる
ことにより薄膜酸化物層を形成した後の、他のVLSI
相互接続構造の一部にあるライン又は凹所を示す断面図
である。
ことにより薄膜酸化物層を形成した後の、他のVLSI
相互接続構造の一部にあるライン又は凹所を示す断面図
である。
【図5】図5は従来技術の接着層を使用するVLSI相
互接続構造の一部にあるライン又は凹所を示す断面図で
ある。
互接続構造の一部にあるライン又は凹所を示す断面図で
ある。
【図6】図6は従来技術による拡散障壁接着層を使用す
る他のVLSI相互接続構造の一部にあるライン又は凹
所を示す断面図である。
る他のVLSI相互接続構造の一部にあるライン又は凹
所を示す断面図である。
10、22、28、38、44……VLSI相互接続構
造、12、30、42、46……銅合金プラグ、14…
…バイアすなわち凹所、15、17、19、21、2
3、25……酸化物層の面、16……酸素含有絶縁層、
18……銅の導電ライン、20……接着層、24……ケ
イ化金属コンタクト、26……シリコン基板、32、4
0、48……合金元素の酸化物層、36……銅合金、5
0……拡散障壁層。
造、12、30、42、46……銅合金プラグ、14…
…バイアすなわち凹所、15、17、19、21、2
3、25……酸化物層の面、16……酸素含有絶縁層、
18……銅の導電ライン、20……接着層、24……ケ
イ化金属コンタクト、26……シリコン基板、32、4
0、48……合金元素の酸化物層、36……銅合金、5
0……拡散障壁層。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成4年6月24日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0024
【補正方法】変更
【補正内容】
【0024】図4は、本発明の方法に従つて形成された
銅合金プラグ46及び酸化物層48を有する他のVLS
I相互接続構造44の一部にあるライン又は凹所を示す
断面図である。構造44はシリコン基板26を含み、シ
リコン基板26内にはケイ化金属コンタクト24が形成
される。例えばケイ化金属コンタクト24は金属酸化膜
半導体(MOS)型のVLSI素子のソース領域、ドレ
イン領域又はゲート領域に形成されたケイ化金属コンタ
クトとして使用し得る。コンタクト24はケイ化タンタ
ル(TaSi2)又はケイ化コバルト(CoSi2)に
よつて構成するようにしても良い。バイア14はコンタ
クト24への導電性接続を果たすための手段である。さ
らに構造44は凹所14の底部に形成された拡散障壁層
50(耐火性金属からなる)を含むことにより、銅合金
プラグ46内の銅が基板26内に拡散するのを防ぐ。ケ
イ化物コンタクト24内には酸素原子が存在しないので
凹所14の底部に酸化物層は生成せず、このため拡散障
壁層50が必要となる。
銅合金プラグ46及び酸化物層48を有する他のVLS
I相互接続構造44の一部にあるライン又は凹所を示す
断面図である。構造44はシリコン基板26を含み、シ
リコン基板26内にはケイ化金属コンタクト24が形成
される。例えばケイ化金属コンタクト24は金属酸化膜
半導体(MOS)型のVLSI素子のソース領域、ドレ
イン領域又はゲート領域に形成されたケイ化金属コンタ
クトとして使用し得る。コンタクト24はケイ化タンタ
ル(TaSi2)又はケイ化コバルト(CoSi2)に
よつて構成するようにしても良い。バイア14はコンタ
クト24への導電性接続を果たすための手段である。さ
らに構造44は凹所14の底部に形成された拡散障壁層
50(耐火性金属からなる)を含むことにより、銅合金
プラグ46内の銅が基板26内に拡散するのを防ぐ。ケ
イ化物コンタクト24内には酸素原子が存在しないので
凹所14の底部に酸化物層は生成せず、このため拡散障
壁層50が必要となる。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジエームス・マツケル・エドウイン・ハー パー アメリカ合衆国、ニユーヨーク州10598、 ヨークタウン・ヘイツト、エリザベス・ロ ード 507番地 (72)発明者 カレン・リン・ホロウエイ アメリカ合衆国、ニユーヨーク州10549、 マウント・キスコ、アパートメント2、ウ エスト・ストリート 2番地 (72)発明者 トーマス・ユ−キウ・クオツク アメリカ合衆国、ニユージヤージー州 07675、ウエストウツド、ビーチ・ストリ ート 735番地
Claims (6)
- 【請求項1】基板の1つの主要な平面上に配置された酸
素含有絶縁体層内に形成されたVLSI相互接続構造の
凹所内に銅合金導電プラグを形成する方法において、 銅及び原子百分率 2.0〔%〕未満の合金元素からなる銅
合金を形成するステツプと、 上記相互接続構造の凹所内に上記銅合金を堆積させると
共に、銅合金プラグ並びに上記プラグの露出している表
面及び上記プラグの上記酸素含有絶縁体に接触している
面に上記合金元素の酸化物の薄膜層を形成するステツプ
とを含むことを特徴とする銅合金導電プラグ形成方法。 - 【請求項2】上記堆積ステツプは、上記銅合金の堆積と
同時に上記薄膜酸化物層を形成することができる堆積温
度により上記銅合金を堆積させる処理を含むことを特徴
とする請求項1に記載の銅合金導電プラグ形成方法。 - 【請求項3】上記堆積ステツプは、 上記相互接続構造の凹所内に上記銅合金を堆積させる処
理と、 上記相互接続構造をアニール処理することにより上記薄
膜酸化物層を形成させる処理とを含むことを特徴とする
請求項1に記載の銅合金導電プラグ形成方法。 - 【請求項4】さらに上記基板は、上記凹所の底部に形成
され、上記基板の上部面の一部及び上記プラグの底部面
に接触している耐火性金属障壁層と、 上記基板の上部内に形成され、上記障壁層の底部面に接
触しているケイ化金属層とを含むことを特徴とする請求
項1に記載の銅合金導電プラグ形成方法。 - 【請求項5】1つの主要な平面上に形成された少なくと
も1つの酸素含有絶縁体層を有する基板と、 上記酸素含有絶縁体に設けられた凹所内に形成された導
電性プラグを含み、上記導電性プラグは、銅及び原子百
分率 2.0〔%〕未満の合金元素からなる銅合金並びに上
記銅合金の露出している表面及び上記銅合金の上記酸素
含有絶縁体に接触している面に形成された上記合金元素
の酸化物層とを含むことを特徴とするVLSI相互接続
構造。 - 【請求項6】さらに上記基板は、 上記凹所の底部に形成され、上記プラグの底部面及び上
記基板の上部面の一部に接触している耐火性金属障壁層
と、 上記基板の上部内に形成され、上記障壁層の底部面に接
触しているケイ化金属層とを含むことを特徴とする請求
項5に記載のVLSI相互接続構造。
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