JPH0492465A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関する。
ＴＲの短チャンネル化が進み、チャンネル抵抗が低減さ
れてくると、ソース・ドレインを形成する不純物拡散層
の抵抗、またはソース・ドレイン領域と配線材とのコン
タクト抵抗等の寄生抵抗が問題になる。この問題を解決
する手段として提案されたのがサリサイド技術である。
れてくると、ソース・ドレインを形成する不純物拡散層
の抵抗、またはソース・ドレイン領域と配線材とのコン
タクト抵抗等の寄生抵抗が問題になる。この問題を解決
する手段として提案されたのがサリサイド技術である。
サリサイドとはゲート電極とソース・ドレインに選択的
にシリサイドを形成した構造を表わし、その製造方法は
第２図（ａ）−（ｂ）に示したようにさきに不純物拡散
層（ソース・ドレイン領域）を形成した後にシリサイド
を形成していた。
にシリサイドを形成した構造を表わし、その製造方法は
第２図（ａ）−（ｂ）に示したようにさきに不純物拡散
層（ソース・ドレイン領域）を形成した後にシリサイド
を形成していた。
工程１第２図（ａ）
Ｐ形シリコン基板２０１の一部に、ｎ形つェル２０２を
形成し、素子分離用酸化膜２０３、ゲート酸化膜２０４
、ゲート電極（多結晶シリコン）２０５を形成した後、
Ｎｃｈ領域には低濃度ｎ型不純物拡散層２０６、Ｐｃｈ
領域には低濃度ｐ型不純物拡散層２０７を順次形成する
。
形成し、素子分離用酸化膜２０３、ゲート酸化膜２０４
、ゲート電極（多結晶シリコン）２０５を形成した後、
Ｎｃｈ領域には低濃度ｎ型不純物拡散層２０６、Ｐｃｈ
領域には低濃度ｐ型不純物拡散層２０７を順次形成する
。
次に絶縁膜サイドウオール２０８、イオン注入透過用酸
化膜２０９を形成した後、Ｎｃｈ領域に高濃度砒素のイ
オン注入を行ない、電気炉中９００−１０００℃でアニ
ールを行なうことで高濃度ｎ型不純物拡散層２１０を形
成する。さらにＰｃｈ領域に高濃度ＢＦ２のイオン注入
を行い、ハロゲンランプを用い１０００−１１００℃３
０秒程度のアニールを行なうことで高濃度ｐ型不純物拡
散層２１４を形成する。
化膜２０９を形成した後、Ｎｃｈ領域に高濃度砒素のイ
オン注入を行ない、電気炉中９００−１０００℃でアニ
ールを行なうことで高濃度ｎ型不純物拡散層２１０を形
成する。さらにＰｃｈ領域に高濃度ＢＦ２のイオン注入
を行い、ハロゲンランプを用い１０００−１１００℃３
０秒程度のアニールを行なうことで高濃度ｐ型不純物拡
散層２１４を形成する。
工程２第２図（ｂ）
前記イオン注入用酸化膜を希フッ酸でエツチング除去し
た後、全面にチタンを２００−８００Ａスパツタ法で形
成し、７００度前後でハロゲンランプを用いてアニール
を行なう。この時前記ゲート電極２０４及び高濃度不純
物拡散層２１０．２１４上のチタンはチタンシリサイド
２１２になり、前記素子分離用酸化膜２０２及び前記絶
縁膜サイドウオール２０８上のチタンはチタンナイトラ
イドになる。前記チタンナイトライドをアンモニア、過
酸化水素の混合液でエツチング除去し、８００度前後で
ハロゲンランプを用いてアニールを行なう。
た後、全面にチタンを２００−８００Ａスパツタ法で形
成し、７００度前後でハロゲンランプを用いてアニール
を行なう。この時前記ゲート電極２０４及び高濃度不純
物拡散層２１０．２１４上のチタンはチタンシリサイド
２１２になり、前記素子分離用酸化膜２０２及び前記絶
縁膜サイドウオール２０８上のチタンはチタンナイトラ
イドになる。前記チタンナイトライドをアンモニア、過
酸化水素の混合液でエツチング除去し、８００度前後で
ハロゲンランプを用いてアニールを行なう。
しかしながら、前述の従来技術では、特にＰＭＯ８構造
の半導体装置を製造する上で大きな課題を有していた。
の半導体装置を製造する上で大きな課題を有していた。
サリサイド技術においては、シリサイドの形成は通常ス
パッタ法で形成したメタルとシリコンの熱反応により行
なうがＢ、ＢＦ等より形成された不純物拡散層は前記熱
反応中に濃度分布が変動し、シリサイド−シリコン界面
でＰ型不純物濃度が極端に低下する。この結果シリサイ
ド−ｐ型不純物拡散層の接触抵抗は増大しトランジスタ
の電流駆動能力を著しく低下させる。
パッタ法で形成したメタルとシリコンの熱反応により行
なうがＢ、ＢＦ等より形成された不純物拡散層は前記熱
反応中に濃度分布が変動し、シリサイド−シリコン界面
でＰ型不純物濃度が極端に低下する。この結果シリサイ
ド−ｐ型不純物拡散層の接触抵抗は増大しトランジスタ
の電流駆動能力を著しく低下させる。
そこで、本発明はこの様な課題を解決しようとするもの
で、その目的とするところは、特にシリサイドとｐ型不
純物拡散層の接触抵抗を低下せしめＮｃｈＳＰｃｈとも
に優れた電流駆動能力をゆうするサリサイド構造の半導
体装置の製造方法を提供することにある。
で、その目的とするところは、特にシリサイドとｐ型不
純物拡散層の接触抵抗を低下せしめＮｃｈＳＰｃｈとも
に優れた電流駆動能力をゆうするサリサイド構造の半導
体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法はＮｃｈ、Ｐｃｈを有し
、かつゲート電極とソース・ドレインに選択的にメタル
シリサイドを形成したサリサイド構造のＣＭＯ５型半導
体装置の製造方法に於て、Ｎｃｈのソース・ドレインの
形成は前記メタルシリサイドの形成前に行い、Ｐｃｈの
ソース・ドレインの形成は前記メタルシリサイドの形成
後に行うことを特徴とする。
、かつゲート電極とソース・ドレインに選択的にメタル
シリサイドを形成したサリサイド構造のＣＭＯ５型半導
体装置の製造方法に於て、Ｎｃｈのソース・ドレインの
形成は前記メタルシリサイドの形成前に行い、Ｐｃｈの
ソース・ドレインの形成は前記メタルシリサイドの形成
後に行うことを特徴とする。
以下、本発明の実施例を図面により詳細に説明する。第
１図は、本発明による半導体装置の製造工程を表わす断
面図である。
１図は、本発明による半導体装置の製造工程を表わす断
面図である。
工程１第］図（ａ）
Ｐ形シリコン基板１０１の一部に、ｎ形つェル１０２を
形成し、素子分離用酸化膜１０３、ゲート酸化膜１０４
、ゲート電極（多結晶シリコン）１０５を形成した後、
Ｎｃｈ領域には低濃度ｎ型不純物拡散層１０６、Ｐｃｈ
領域には低濃度ｐ型不純物拡散層１０７を順次形成する
。
形成し、素子分離用酸化膜１０３、ゲート酸化膜１０４
、ゲート電極（多結晶シリコン）１０５を形成した後、
Ｎｃｈ領域には低濃度ｎ型不純物拡散層１０６、Ｐｃｈ
領域には低濃度ｐ型不純物拡散層１０７を順次形成する
。
工程２第１図（ｂ）
絶縁膜サイドウオール１０８、イオン注入透過用酸化膜
１０９を形成した後、Ｎｃｈ領域に高濃度砒素のイオン
注入を行ない、電気炉中９００−１０００℃でアニール
を行なうことで高濃度ｎ型不純物拡散層１１０を形成す
る。
１０９を形成した後、Ｎｃｈ領域に高濃度砒素のイオン
注入を行ない、電気炉中９００−１０００℃でアニール
を行なうことで高濃度ｎ型不純物拡散層１１０を形成す
る。
工程３第１図（ｃ）
前記イオン注入透過用酸化膜１０９を希フッ酸でエツチ
ング除去した後、全面にチタン１１１を２００−８０Ｏ
Ａスパツタ法で形成する。
ング除去した後、全面にチタン１１１を２００−８０Ｏ
Ａスパツタ法で形成する。
工程４第１図（ｄ）
７００度前後でハロゲンランプを用いてアニルを行なう
。この時前記ゲート電極１０５、低濃度ｐ型不純物拡散
層１．０７及び高濃度ｎ型不純物拡散層１１０の前記チ
タン１１１はチタンシリサイド１１２になり、前記素子
分離用酸化膜】−０２及び前記絶縁膜サイドウオール１
．０８上のチタンはチタンナイトライド１１３になる。
。この時前記ゲート電極１０５、低濃度ｐ型不純物拡散
層１．０７及び高濃度ｎ型不純物拡散層１１０の前記チ
タン１１１はチタンシリサイド１１２になり、前記素子
分離用酸化膜】−０２及び前記絶縁膜サイドウオール１
．０８上のチタンはチタンナイトライド１１３になる。
工程５第１図（ｅ）
前記チタンナイトライド１１３をアンモニア、過酸化水
素の混合液でエツチング除去し、８００度前後でハロゲ
ンランプを用いてアニールを行なつ〇 工程６第１図（ｆ） Ｐｃｈ領域に高濃度ＢＦ２のイオン注入を行い、ハロゲ
ンランプを用い１０００−１１００℃３０秒程度のアニ
ールを行なってＰ型置濃度不純物拡散層１１４をチタン
シリサイド直下に形成する。
素の混合液でエツチング除去し、８００度前後でハロゲ
ンランプを用いてアニールを行なつ〇 工程６第１図（ｆ） Ｐｃｈ領域に高濃度ＢＦ２のイオン注入を行い、ハロゲ
ンランプを用い１０００−１１００℃３０秒程度のアニ
ールを行なってＰ型置濃度不純物拡散層１１４をチタン
シリサイド直下に形成する。
以上述べたように、本発明に依れば、チタンシリサイド
−ｐ型不純物拡散層の界面には高濃度のｐ型不純物が存
在するためシリサイド−ｐ型不純物拡散層間で十分低い
接触抵抗が得られる。この結果、すぐれた電流駆動能力
を有するトランジスタを提供することができるという多
大な効果を有する。
−ｐ型不純物拡散層の界面には高濃度のｐ型不純物が存
在するためシリサイド−ｐ型不純物拡散層間で十分低い
接触抵抗が得られる。この結果、すぐれた電流駆動能力
を有するトランジスタを提供することができるという多
大な効果を有する。
第１図（ａ）〜（ｆ）は、本発明の半導体装置の各製造
工程の構造を示す断面図。 第２図（ａ）（ｂ）は、従来の半導体装置の各製造工程
の構造を示す断面図。 １０１．２０１・・・ｐ型シリコン基板１０２． １０３． １０４． １０５． １０６． １０７． １０８． １０９． １１０． ２０２・ ２０３・ ２０４ ・ ２０５・ ２０６ ・ ２０７ ・ ２０８・ ２０９・ ２１０・ １１１ ・ ・ ・ ・ ・ ・ １１２．２１２・ ・ １１３拳・争・・吻 １１４ ・ ・ ・ ・ ・ 吻 ・ｎ型ウェル ・素子分離用酸化膜 ・ケート酸化膜 ・ゲート電極（多結晶シリ コン） ・低濃度ｎ型不純物拡散層 ・低濃度ｐ型不純物拡散層 ・絶縁膜サイドウオール ・イオン注入透過用酸化膜 ・高濃度ｎ型不純物拡散層 （ソース・ドレイン） ・チタン ・チタンシリサイド ・チタンナイトライド ・高濃度ｐ型不純物拡散層 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）ａ （−ｇ １１１］
工程の構造を示す断面図。 第２図（ａ）（ｂ）は、従来の半導体装置の各製造工程
の構造を示す断面図。 １０１．２０１・・・ｐ型シリコン基板１０２． １０３． １０４． １０５． １０６． １０７． １０８． １０９． １１０． ２０２・ ２０３・ ２０４ ・ ２０５・ ２０６ ・ ２０７ ・ ２０８・ ２０９・ ２１０・ １１１ ・ ・ ・ ・ ・ ・ １１２．２１２・ ・ １１３拳・争・・吻 １１４ ・ ・ ・ ・ ・ 吻 ・ｎ型ウェル ・素子分離用酸化膜 ・ケート酸化膜 ・ゲート電極（多結晶シリ コン） ・低濃度ｎ型不純物拡散層 ・低濃度ｐ型不純物拡散層 ・絶縁膜サイドウオール ・イオン注入透過用酸化膜 ・高濃度ｎ型不純物拡散層 （ソース・ドレイン） ・チタン ・チタンシリサイド ・チタンナイトライド ・高濃度ｐ型不純物拡散層 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）ａ （−ｇ １１１］
Claims (1)
- Ｎｃｈ、Ｐｃｈを有し、かつゲート電極とソース・ド
レインに選択的にメタルシリサイドを形成したサリサイ
ド構造のＣＭＯＳ型半導体装置の製造方法に於て、Ｎｃ
ｈのソース・ドレインの形成は前記メタルシリサイドの
形成前に行い、Ｐｃｈのソース・ドレインの形成は前記
メタルシリサイドの形成後に行うことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02209820A JP3108927B2 (ja) | 1990-08-08 | 1990-08-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02209820A JP3108927B2 (ja) | 1990-08-08 | 1990-08-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0492465A true JPH0492465A (ja) | 1992-03-25 |
| JP3108927B2 JP3108927B2 (ja) | 2000-11-13 |
Family
ID=16579159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02209820A Expired - Fee Related JP3108927B2 (ja) | 1990-08-08 | 1990-08-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3108927B2 (ja) |
-
1990
- 1990-08-08 JP JP02209820A patent/JP3108927B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP3108927B2 (ja) | 2000-11-13 |
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