JPH03273623A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03273623A JPH03273623A JP2074104A JP7410490A JPH03273623A JP H03273623 A JPH03273623 A JP H03273623A JP 2074104 A JP2074104 A JP 2074104A JP 7410490 A JP7410490 A JP 7410490A JP H03273623 A JPH03273623 A JP H03273623A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置の製造方法に関する。
［従来の技術］
トランジスタの短チャンネル化が進み、チャンネル抵抗
が低減されてくると、ソース・ドレインを形成す秦不純
物拡散層の抵抗、またはソース・ドレイン領域と配線材
とのコンタクト抵抗等の寄生抵抗が問題になる。この問
題を解決する手段として提案されたのがサリサイド技術
である。サリサイドとはゲート電極とソース・ドレイン
に選択的にシリサイドを形成した構造を表わし、その製
造方法は第２図（α）−Ｃｂ）に示したようにさきに不
純物拡散層（ソース・ドレイン領域）を形成した後にシ
リサイドを形成していた。
が低減されてくると、ソース・ドレインを形成す秦不純
物拡散層の抵抗、またはソース・ドレイン領域と配線材
とのコンタクト抵抗等の寄生抵抗が問題になる。この問
題を解決する手段として提案されたのがサリサイド技術
である。サリサイドとはゲート電極とソース・ドレイン
に選択的にシリサイドを形成した構造を表わし、その製
造方法は第２図（α）−Ｃｂ）に示したようにさきに不
純物拡散層（ソース・ドレイン領域）を形成した後にシ
リサイドを形成していた。
工程１第２図（α）
Ｐ形シリコン基板２０１の一部に、ｎ形つエル２０２を
形成し、素子分離用酸化膜２０５、ゲート酸化膜２０４
、ゲート電極（多結晶シリフン）２Ｏ５を形成した後、
ＮＣｈ領域には低濃度ｎ型不純物拡散層２０６、Ｐｃｈ
領域には低濃度ｐ型不純物拡散層２０７を順次形成する
。
形成し、素子分離用酸化膜２０５、ゲート酸化膜２０４
、ゲート電極（多結晶シリフン）２Ｏ５を形成した後、
ＮＣｈ領域には低濃度ｎ型不純物拡散層２０６、Ｐｃｈ
領域には低濃度ｐ型不純物拡散層２０７を順次形成する
。
絶縁膜サイドウオール２０８、イオン注入透過用酸化膜
２０９を形成した後、Ｎｃｈ領域に高濃度砒素のイオン
注入を行ない、電気炉中９００−１０００ｃでアニール
を行なうことで高濃度ｎ型不純物拡散層２１０を形成す
る。
２０９を形成した後、Ｎｃｈ領域に高濃度砒素のイオン
注入を行ない、電気炉中９００−１０００ｃでアニール
を行なうことで高濃度ｎ型不純物拡散層２１０を形成す
る。
Ｐｃｈ領域に高濃度Ｂ１１’２のイオン注入を行いハロ
ゲンランプヲ用い１０００−１１００℃３０秒程度のア
ニールを行なうことで高濃度ｐ型不純物拡散層２１１を
形成する。
ゲンランプヲ用い１０００−１１００℃３０秒程度のア
ニールを行なうことで高濃度ｐ型不純物拡散層２１１を
形成する。
工程２第２図（ｂ）
前記イオン注入用酸化膜を希フッ酸でエツチング除去し
た後、全面にチタンを２００−ｓｏｏＸスパッタ法で形
成する。
た後、全面にチタンを２００−ｓｏｏＸスパッタ法で形
成する。
７００度前後でハロゲンランプを用いてアニールを行な
う。この時前記ゲート電極２０５及び高濃度不純物拡散
層２１０，２１１上のチタンはチタンシリサイド２１３
になり、前記素子分離用酸化膜２０５及び前記絶縁膜サ
イドウオール２０６上のチタンはチタンナイトライドに
なる。
う。この時前記ゲート電極２０５及び高濃度不純物拡散
層２１０，２１１上のチタンはチタンシリサイド２１３
になり、前記素子分離用酸化膜２０５及び前記絶縁膜サ
イドウオール２０６上のチタンはチタンナイトライドに
なる。
前記チタンナイトライドをアンモニア、過酸化水素の混
合液でエツチング除去し、８００度前後でハロゲンラン
プを用いてアニールを行なう。
合液でエツチング除去し、８００度前後でハロゲンラン
プを用いてアニールを行なう。
［発明が解決しようとする課題］
しかしながら、前述の従来技術では、特にＰＭＯ８構造
のトランジスタを製造する上で大きな課題を有していた
。サリサイド技術においては、シリサイドの形成は通常
スパッタ法で形成したメタルとシリコンの熱反応により
行なうがＢ 、 Ｂ Ｐ２等より形成された不純物拡散
層は前記熱反応中に濃度分布が変動し、シリサイド−シ
リコン界面でＰ型不純物濃度が極端に低下する。この結
果シリサイド−ｐ型不純物拡散層の接触抵抗は増大しト
ランジスタの電流駆動能力を著しく低下させる。
のトランジスタを製造する上で大きな課題を有していた
。サリサイド技術においては、シリサイドの形成は通常
スパッタ法で形成したメタルとシリコンの熱反応により
行なうがＢ 、 Ｂ Ｐ２等より形成された不純物拡散
層は前記熱反応中に濃度分布が変動し、シリサイド−シ
リコン界面でＰ型不純物濃度が極端に低下する。この結
果シリサイド−ｐ型不純物拡散層の接触抵抗は増大しト
ランジスタの電流駆動能力を著しく低下させる。
そこで、本発明はこのような課題を解決しようとするも
ので、その目的とするところは、特にシリサイドとｐ型
不純物拡散層の接触抵抗を低下せしめＮｃｈ、Ｐｃｈと
もに優れた電流駆動能力をゆうするサリサイド構造の半
導体装置の製造方法を提供することにある。
ので、その目的とするところは、特にシリサイドとｐ型
不純物拡散層の接触抵抗を低下せしめＮｃｈ、Ｐｃｈと
もに優れた電流駆動能力をゆうするサリサイド構造の半
導体装置の製造方法を提供することにある。
［課題を解決するための手段］
本発明の半導体装置の製造方法は、
シリコン基板表面にＰ型不純物拡散層を設ける工程、前
記Ｐ型不純物拡散層上にメタルを形成し熱反応を行いメ
タルシリサイドを形成する工程、前記メタルシリサイド
中に外部からＰ型不純物を注入し拡散する工程を具備し
たことを特徴とする［実施例］ 以下、本発明の実施例を図面により詳細に説明する。第
１図は、本発明による半導体装置の製造工程を表わす断
面図である。
記Ｐ型不純物拡散層上にメタルを形成し熱反応を行いメ
タルシリサイドを形成する工程、前記メタルシリサイド
中に外部からＰ型不純物を注入し拡散する工程を具備し
たことを特徴とする［実施例］ 以下、本発明の実施例を図面により詳細に説明する。第
１図は、本発明による半導体装置の製造工程を表わす断
面図である。
工程第１図（α）
Ｐ形シリコン基板１０１の一部に、ｎ形つエル１０２を
形成し、素子分離用酸化膜１０６、ゲート酸化膜１０４
、ゲート電極（多結晶シリコン）１０５を形成した後、
Ｎチャンネル領域には低濃度ｎ型不純物拡散層１０６、
Ｐチャンネル領域には低濃度ｐ型不純物拡散眉１０７を
順次形成する。
形成し、素子分離用酸化膜１０６、ゲート酸化膜１０４
、ゲート電極（多結晶シリコン）１０５を形成した後、
Ｎチャンネル領域には低濃度ｎ型不純物拡散層１０６、
Ｐチャンネル領域には低濃度ｐ型不純物拡散眉１０７を
順次形成する。
工程２第１図（ｂ）
絶縁膜サイドウオール１０８、イオン注入透過用酸化膜
１０９を形成した後、Ｎチャンネル領域に高濃度砒素の
イオン注入を行ない、電気炉中９００−１０００ｃでア
ニールを行なうことで高濃度ｎ型不純物拡散層１１０を
形成する。
１０９を形成した後、Ｎチャンネル領域に高濃度砒素の
イオン注入を行ない、電気炉中９００−１０００ｃでア
ニールを行なうことで高濃度ｎ型不純物拡散層１１０を
形成する。
工程３第１図（Ｃ）
Ｐｃｈ領域に高濃度ＢＰ２のイオン注入を行いハロゲン
ランプを用い１０００−１１００Ｃ！５０秒程度のアニ
ールを行なうことで高濃度ｐ型不純物拡散層１１１を形
成する。
ランプを用い１０００−１１００Ｃ！５０秒程度のアニ
ールを行なうことで高濃度ｐ型不純物拡散層１１１を形
成する。
工程４第１図（ｄ）
前記イオン注入用酸化膜を希フッ酸でエツチング除去し
た後、全面にチタン１１２を２００−８ｏｏＸスパツタ
法で形成する。
た後、全面にチタン１１２を２００−８ｏｏＸスパツタ
法で形成する。
工程５第１図（−）
７００度前後でハロゲンランプを用いてアニールを行な
う。この時前記ゲート電極１０４及び高濃度不純物拡散
層１１０，１１１上のチタンはチタンシリサイド１１５
になり、前記素子分離用酸化膜１０５及び前記絶縁膜サ
イドウオール１０８上のチタンはチタンナイトライド１
１４になる。
う。この時前記ゲート電極１０４及び高濃度不純物拡散
層１１０，１１１上のチタンはチタンシリサイド１１５
になり、前記素子分離用酸化膜１０５及び前記絶縁膜サ
イドウオール１０８上のチタンはチタンナイトライド１
１４になる。
工程６第１図（ｆ）
前記チタンナイトライド１１４をアンモニア、過酸化水
素の混合液でエツチング除去し、８００度前後でハロゲ
ンランプを用いてアニールを行なう。
素の混合液でエツチング除去し、８００度前後でハロゲ
ンランプを用いてアニールを行なう。
工程７第１図（１）
Ｐチャンネル領域のチタンシリサイド１１３中に高ｍ度
ＢＦ’２のイオン注入を行い、ハロゲンランプを用い１
０００−１１０００３０秒程度のアニールを行なってｐ
型不純物拡散層１１１−チタンシリサイド１１５界面に
高濃度ｐ型不純物層１１５を形成する。
ＢＦ’２のイオン注入を行い、ハロゲンランプを用い１
０００−１１０００３０秒程度のアニールを行なってｐ
型不純物拡散層１１１−チタンシリサイド１１５界面に
高濃度ｐ型不純物層１１５を形成する。
［発明の効果コ
以上述べ゛たように、本発明に依れば、チタンシリサイ
ド−ｐ型不純物拡散層の界面には高濃度のｐ型不純物が
存在するためシリサイド−ｐ型不純物拡散層間で十分低
い接触抵抗が得られる。この結果、すぐれた電流駆動能
力を有するトランジスタを提供することができるという
多大な効果を有する。
ド−ｐ型不純物拡散層の界面には高濃度のｐ型不純物が
存在するためシリサイド−ｐ型不純物拡散層間で十分低
い接触抵抗が得られる。この結果、すぐれた電流駆動能
力を有するトランジスタを提供することができるという
多大な効果を有する。
第１図（α）〜（ｙ）は、本発明の半導体装置の製造方
法を示す断面図。 第２図（α）〜（ｂ）は、従来の半導体装置の製造方法
を示す断面図。 １０１．２０１・・・・・・ｐ型シリコン基板１０２．
２０２・・・・・・ｎ型ウェル１０３．２０．５・・・
・・・素子分離用酸化膜１０４．２０４・−・・・ゲー
ト酸化膜１０５．２０５・・・・・・ゲート電極（多結
晶シリコン） １０（Ｓ、２０６・−・・・・低濃度ｎ型不純物拡散眉
１０７．２０７・・・・・・低濃度ｐ型不純物拡散層１
０８．２０８・・・・・・絶縁膜サイドウオール１０９
．２０９・−・・・・イオン注入透過用酸化膜１１０．
２１０・・・・・−高濃度ｎ型不純物拡散層（ソース・
ドレイン） １１１．２１１・・・・・・高濃度ｐ型不純物拡散層２
・・・・・・・・・・・・・・・チタン５．２１５・・
・チタンシリサイド ４・・・・・・・・・・・・・・・チタンナイトライド
５・・・・・・・・・・・・・−・高濃度ｐ型不純物層
以上
法を示す断面図。 第２図（α）〜（ｂ）は、従来の半導体装置の製造方法
を示す断面図。 １０１．２０１・・・・・・ｐ型シリコン基板１０２．
２０２・・・・・・ｎ型ウェル１０３．２０．５・・・
・・・素子分離用酸化膜１０４．２０４・−・・・ゲー
ト酸化膜１０５．２０５・・・・・・ゲート電極（多結
晶シリコン） １０（Ｓ、２０６・−・・・・低濃度ｎ型不純物拡散眉
１０７．２０７・・・・・・低濃度ｐ型不純物拡散層１
０８．２０８・・・・・・絶縁膜サイドウオール１０９
．２０９・−・・・・イオン注入透過用酸化膜１１０．
２１０・・・・・−高濃度ｎ型不純物拡散層（ソース・
ドレイン） １１１．２１１・・・・・・高濃度ｐ型不純物拡散層２
・・・・・・・・・・・・・・・チタン５．２１５・・
・チタンシリサイド ４・・・・・・・・・・・・・・・チタンナイトライド
５・・・・・・・・・・・・・−・高濃度ｐ型不純物層
以上
Claims (1)
- シリコン基板表面にＰ型不純物拡散層を設ける工程、
前記Ｐ型不純物拡散層上にメタルを形成し熱反応を行い
メタルシリサイドを形成する工程、前記メタルシリサイ
ド中に外部からＰ型不純物を注入し拡散する工程を具備
したことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2074104A JPH03273623A (ja) | 1990-03-23 | 1990-03-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2074104A JPH03273623A (ja) | 1990-03-23 | 1990-03-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03273623A true JPH03273623A (ja) | 1991-12-04 |
Family
ID=13537549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2074104A Pending JPH03273623A (ja) | 1990-03-23 | 1990-03-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03273623A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0917882A (ja) * | 1995-06-29 | 1997-01-17 | Nec Corp | Ｍｏｓ型半導体装置の製造方法 |
-
1990
- 1990-03-23 JP JP2074104A patent/JPH03273623A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0917882A (ja) * | 1995-06-29 | 1997-01-17 | Nec Corp | Ｍｏｓ型半導体装置の製造方法 |
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