JPH04542A - メモリチェック方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 システム動作中に、タイマー割り込みにより周期的にメ
モリをチエツクする方式に関し、専用ハードウェアを用
いることなく、ソフトウェアにより動作中のメモリのエ
ラーチェックを行うことを目的とし、 システム動作中にメモリチェックを行うメモリチエ７タ
方式において、周期的にタイマー割り込みを発生するタ
イマー割り込み発生部と、周期的なタイマー割り込みに
より起動され、起動され９る毎にブロック分割されたメ
モリの順次の１つのブロックについて非破壊方式による
メモリのエラーチェックを行うソフトウェア機構のエラ
ーチェック処理部とを備え、タイマー割り込みにより一
定周期でメモリをブロック単位にエラーチェックする構
成を持つ。

〔産業上の利用分野〕

本発明は、システム動作中に、タイマー割り込みにより
周期的にメモリをチエツクする方式に関する。

従来、システム動作中のメモリチェックは、パリティエ
ラー検出回路等の専用のハードウェアにより行っていた
。

専用のハードウェアを設けず、ソフトウェアによる場合
は、電源投入時、またはリセット時にリード／ライトチ
エツクを行うか、あるいは、専用のチエツクコマンドの
投入によりチエツクを行うだけで、いずれも、動作中の
エラー検出はできないものであった。

本発明は、専用のハードウェアを必要とせずに、動作中
のメモリチェックを可能にする手段を提供する。

〔従来の技術〕

第６図に、従来のシステム動作中にメモリチェックを行
う方式を示す。

図において、６１はＣＰＵ、６２はメモリチェックの対
象であるＲＡＭ、６３はＲＡＭ６２のアドレスに対応し
てそのデータのパリティを格納するパリティ用ＲＡＭ、
６４はＲＡＭ６２に格納され、あるいはＲＡＭ６２から
読み出されるデータのパリティを作成し、パリティエラ
ーを検出するパリティ発生／検出回路、６５はアドレス
バス、６６はデータバスである。

パリティ発Ｉｉ／検出回路６４は、ＲＡＭ６２のアドレ
スにデータが格納されるときパリティを作成し、パリテ
ィ用ＲＡＭ６３の対応するアドレスに格納する。また、
ＲＡＭ６２のアドレスからデータを読み出すとき同時に
パリティ用ＲＡＭ６３の対応するアドレスからパリティ
を読み出し、ＲＡＭ６２から読み出したデータのパリテ
ィを作成し、対応するパリティ用ＲＡＭ６３のアドレス
のパリティと比較して、データのエラー検出を行う。

そして、エラーを検出した場合には、ＣＰＵ６１へ強制
割り込み（ＮＭＩ）を行い、ＣＰＵ６１はエラ一対応処
理を行う。

〔発明が解決しようとするｌ１題〕 前述したように、従来は、動作中にメモリチェックを行
うには、専用ハードウェアを設ける必要があり、ソフト
ウェアによる方法では、システムを動作させたままのエ
ラー検出ができなかった。

本発明は、専用ハードウェアを用いることなく、ソフト
ウェアにより動作中のメモリのエラーチェックを行うこ
とを目的とする。

〔課題を解決するための手段〕

本発明は、メモリをブロック分割し、システム動作中に
システムの処理性能をあまり損なわない程度にブロック
単位で少しずつメモリチェックを行うようにしたもので
あり、そのため、計算機に備えられているタイマー機能
を利用し、周期的なタイマー割り込みにより、システム
動作中に、メモリをブロック単位でエラーチェックする
ようにした。

第１図に本発明の基本構成を示す。

図において、１はメモリチェックの対象であるＲＡＭ、
２は周期的にメモリチェックのためのタイマー割り込み
を発生するタイマー割り込み発生部、３はメモリチェッ
クブロック領域の指定処理、４は周期的なタイマー割り
込みによりエラーチェックを行うソフトウェア機構のエ
ラーチェック処理部、５はメモリのデータ領域において
リードアフタライトによりメモリチェックを行うための
チエツクデータの書き込み、読み出しを行うリードアフ
タライトデータ作成部、６はメモリ上のバックアッププ
ログラム等の格納されているバックアップ領域において
、チエツクサム（検査和）によるエラーチェックデータ
を作成し、基準のチエツクサムとデータをプログラム傾
城より読み出すチエツクサム作成部、７はエラー検出時
に、定められたエラー処理を行うエラ一対応処理部であ
る。

（作用〕 第１図の基本構成の作用を説明する。

タイマー割り込み発生部２による、一定周期のタイマー
割り込みのつど、メモリチェックブロック頭載指定３が
なされる。

そこで、エラーチェック処理部４において、メモリチェ
ックブロックがデータ領域であるかバックアッププログ
ラム等を格納したバックアップ領域であるか判断する。

その結果、データ領域の場合には、メモリのリードアフ
タライトチエツクを行うためリードアフタライトデータ
作成部５は、ブロック領域上のデータを一時退避させ、
空いた領域にテストデータ（ｒ５５Ｊ、ｒＡＡＪ等）を
書き込み、書き込まれたデータを読み出す。そして、読
み出したデータと書き込んだデータを比較し、両者が一
致して正常であれば、正常終了し、違いがある場合には
、メモリエラーがあるとして、エラ一対応処理部７は、
その領域のメモリは使用しない等のエラ一対応処理を行
う。

また、チエツク対象ブロックがプログラム等のバックア
ップ領域の場合には、チエツクサム作成部６は、格納さ
れているデータのチエツクサムを作成し、予め作成して
おいた基準のチエツクサムをブロック領域より取り出す
。

そして、両者のデータを比較することによりメモリチェ
ックを行う。

そして、サムデータが一致した場合には、正常であると
して、正常終了する。また、一致しない場合には、メモ
リエラーがあるとして、エラ一対応処理部７によりエラ
一対応処理を行う。

本発明によれば、システムの動作を損なわないように、
割り込み周期、１回のエラーチェックのブロック領域の
大きさを適正に選択することにより、非破壊方式で、動
作中におけるメモリエラーチェックを行うことができる
。

例えば、割り込み間隔を１０ｍｓ、１回のタイマー割り
込みにおけるブロック領域の単位の容量を２０バイトと
すると、６４にバイトのメモリチェック時間は、 （６４Ｘ１０，２４／２０）ＸＩ／１００ζ３３秒であ
る。

そして、タイマー割り込みのブロック単位の容量はチエ
ツク時間が割り込み間隔の１％以下となるように設定す
れば全体の処理能力の低下は無視できる程度になる。

〔実施例〕

第２図〜第５図により本発明の詳細な説明する。

第２図は本発明の装置構成実施例を示す図である。

図において、２０はＣＰＵ、２１はチエツクタイマー、
２２は周期的にチエツク割り込み信号を発生し、ＣＰＵ
にチエツク割り込みを行う周期的チエツク割り込み処理
部、２３はメモリのチエツク領域のアドレスをカウント
するチエツクカウンタ、２４はチエツク処理部、２５は
チエツク対象ＲＡＭ、２６はメモリ上のデータ領域のチ
エツクにおいて、−時データを退避させておくチエツク
領域データ退避メモリ、２７はエラーチェック処理に必
要なチエツク作業用メモリ、２日は予め作成した基準と
するエラーチェックデータ格納部である。

第３図に本発明の実施例のメインフローを示す。

図において、（３１）〜（３５）はイニシャル動作であ
り、（３６）以降は通常動作の部分である。

図示の番号の順に説明する。

（３１）　装置の電源投入を行う。

（３２）　電源投入時のり一ド／ライトチエツク等のイ
ニシャルメモリチェックを行う。

（３３）　そこで、メモリエラーがあれば（４０）でメ
モリエラー処理を行う。

メモリエラーがなければ、（３４）に進む。

（３４）　チエツクアドレスの設定、プログラム領域に
おいてはメモリチェックブロック領域のチエツクサムを
とるためのデータ作成等のシステムイニシャライズ処理
を行う。

（３５）　チエツク用タイマーの動作を開始する。

（３６）　タイマーカウントにより一定周期でチエツク
割り込みを行う、　チエツク割り込みのつど、メモリチ
ェックを行い、エラーを検出すれば、（４０）でメモリ
エラー処理を行う。

メモリエラーを検出しなければ、割り込み処理を終了し
、ＣＰＵは通常のシステム処理を行う。

チエツク割り込みはシステムの動作にかかわりなく一定
周期で行うので、システムにイベントが発生しく３Ｂ）
、イベント処理（３９）を行っているときにおいても、
チエツク周期になれば、メモリエラーチェックの割り込
み処理を行う。

第４図は、メモリデータ領域のエラーチェックのフロー
を示す。

図示の番号の順に説明する。

（４１）　メモリチェックを開始する。

（４２）　チエツク領域のアドレスを設定する。

（４３）　チエツクカウンタにチエツクカウントを設定
する。

（４４）　チエツク領域がデータ領域かプログラム領域
か判定する。プログラム領域であれば、■に進み、デー
タ領域であれば、（４５）に進む。

（４５）　チエツク領域のチエツク対象データを一時退
避する。

（４６）　空いた領域にチエツク用データを書き込む。

（４７）　書き込んだチエツクデータを読みだし、書き
込んだデータと同じであるか比較するコンベアチエツク
を行い、異常を検出した場合には、■に進み、エラー処
理を行い、正常であれば、（４８）に進む。

（４８）　退避してあったデータを戻してデータを復旧
する。

（４９）　チエツクアドレスを更新する。

（５０）、（５１）　メモリの上限に達している場合に
は、チエツクアドレスのイニシャライズを行う。

（５２）　チエツク領域のチエツクカウントを１つ繰り
下げる。

（５３）　チエツクカウントが０になるまで（４５）〜
（５２）の処理を繰り返し、０になったら１ブロツクの
チエツクが終了したので（５４）に進む。

（５４）、（５５）　次のチエツク割り込みのブロック
のアドレスを設定するときのためにチエツクアドレスを
格納してメモリチェックの正常終了を行う。

第５図は、本発明におけるメモリプログラム領域のエラ
ーチェックのフローを示す。

メモリプログラム領域についてはタイマー割す込みのつ
どチエツクブロック傾城上のプログラムデータのチエツ
クサムをとり、全プログラム領域上のチエツクサムが求
まったら予め求めておいたチエツクサムと比較すること
によりメモリチェックを行う。

図示の番号に従ってフローを説明する。

（６１）　退避されていたチエツクサム（ＳＵＭデータ
）をロードする。

（６２）　チエツクサムにメモリデータを加算する（加
算はバイト又はワード単位で行う）。

（６３）　チエツクアドレスを更新する。

（６４）　プログラム領域の全ブロックのチエツクサム
を全部加算したか判断し、終了していれば、（６５）に
進む。

（６５）　作成されたチエツクサムを予め作成しておい
たチエツクサムと比較し、正常であれば、（６６）でチ
エツクサムをイニシャライズし、■に進み、チエツクア
ドレスをセーブしメモリチェックを終了する。

（６７）　　　（６５）でＳＵＭデータを比較した結果
、エラーを検出したら、チエンクタイマーを停止し、エ
ラー処理を行う。

（６８）、（６９）　　　（６４）でブロックにおける
チエツクサムをとるためのアドレス毎のデータを全部加
算していなければ、チエツクカウントを１繰り下げて（
６２）以降の処理を繰り返し、チエツクカウンタが０に
なれば、（７０）でチエツクサムをセーブする。

そこで、正常処理を終了し、次のタイマー割り込みを待
機する。

上記のプログラム領域のチエツク方式によれば、チエツ
ク途中で電源スィッチもしくはリセット動作により電源
が絶たれたような場合にも、チエツクサムにより基準の
チエツクサムと比較するようにしてメモリチェックを行
っているのでプログラムが破壊されることがない。

〔発明の効果〕

本発明によれば、特別なハードウェアを用いることなく
、計算機に備えられているタイマーを用いることにより
、簡単な構成で動作中のメモリチェックを行うことがで
きる。

【図面の簡単な説明】

第１図は、本発明の基本構成を示す図である。 第２図は、本発明の装置構成の実施例を示す図である。 第３図は、本発明の実施例のメインフローを示す図であ
る。 第４図は、本発明のメモリデータ領域のエラーチェック
のフローを示す図である。 第５図は、本発明のメモリプログラム領域のエラーチェ
ックのフローを示す図である。 第６図は、従来のメモリチェック方式を示す図である。 図において、 １　　　：ＲＡＭ、 ２　　：タイマー割り込み発生部、 ３　　；メモリチェツクブロック領域指定４　　：エラ
ーチェック処理部、 ５　　：リードアフタライトデータ作成部６　　：チェ
ックサム作成部 ７　　：エラ一対応処理部。 特許出願人　　株式会社ピーエフニー 代理人弁理士　長谷用　文廣　（外２名）本亮ｎｈめ聚
１溝八実施什１ 茄　２　区 ｉｔ１＋ｉ！Ｆ＠　４′リ工ラー手シックめフ叶茄　４
　図 ジトイごＩＩＦＩめズ４色イｆ・ｌｘ／イ〉フローギ　
３　図 メモ フｏ、３７・ラム　ξ争セ〜・リエラー＋、ンクーフロ
ー矛 図

Claims (1)

1. 【特許請求の範囲】 システム動作中にメモリチェックを行うメモリチェック
   方式において、 周期的にタイマー割り込みを発生するタイマー割り込み
   発生部（２）と、周期的なタイマー割り込みにより起動
   され、起動される毎にブロック分割されたメモリの順次
   の１つのブロックについて非破壊方式によるメモリのエ
   ラーチェックを行うソフトウェア機構のエラーチェック
   処理部（４）とを備え、 タイマー割り込みにより一定周期でメモリをブロック単
   位にエラーチェックすることを特徴とするメモリチェッ
   ク方式。