JPS62276649A

JPS62276649A - 記憶装置

Info

Publication number: JPS62276649A
Application number: JP61119570A
Authority: JP
Inventors: Mitsuharu Nakagawara; 光治中川原
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 1986-05-24
Filing date: 1986-05-24
Publication date: 1987-12-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】３、発明の詳細な説明技術分野本発明は、各種のデータを記憶しておくための記１を装
置に関し、もつと詳しくはシステムに異常状態が発生し
たときに、記憶手段に記憶されているストア内容が破壊
されないようにした記憶装置に関する。

背景技術］ンピュータ技術の進歩に伴って、その取扱うデータは
より大量でかつ複雑になってきている。

したがってより一層各種データを間違いなく記憶できる
記憶装置が望まれている。しかし各種／イズなどの影響
によってときどき記憶データの一部が破壊されるのが実
状である。このデータ破壊はときにはシステム全体に暴
走の引金にもなる゛ため、放置しておくことはできない
。各種システムの性質によってデータ破壊／システム異
常時の対処の仕方は異なる。

たとえば典型的な先付技術は、第１１図および第１２図
に示される。この記憶装置１では、ランダムアクセスメ
モリ（以下単にＲＡＭという）２に予め所定のチェック
ポイントを定めておき、このチェックポイントにチェッ
ク用データを格納しておく、リードオンリメモリ　（以
下単にＲＯＭという）３には、実行プログラムがストア
されており、このプログラムの中にチェックプログラム
が組込まれている。ＲＡＭ２のデータが破壊されている
か否かをチェックするためには、ＣＰＵ４がＲＯＭ３の
チェックプログラムに従って第１２図に示す処理を行な
う。すなわちステップｎ　１　　からステップ口２　に
移り、ＲＡＭ２のチェックポイントのチェックデータが
読取られ、ステップｎ３　でチェックデータが書換わっ
ていないか否かが判断される。書換わっていないときに
はステップｎ４　　に移り、すべてのチェックポイント
のチェックが行なわれたか否かが判断され、そうでない
ときにはステップｎ５に移って次のチェックポイントに
移り、再びステップ０２　　に戻ってチェックポイント
のチェックデータが読取られる。こうしてすべてのチェ
ックポイントのチェック動作が終了したときにはステッ
プｎ７　　でチェックプログラム実行動作が終了する。

チェックポイントのチェック時においてステップｎ３　
　でチェックデータが書換わっているときにはステップ
ｎ　３がらステップ１１Ｇに移り、ＲＡＭ２のすべての
データがクリアされ、ステップｎ７に移る。

このような先行技術では、システムの異常時にＲＡＭ２
のすべての記憶データが消されてしまうため、必要なデ
ータはすべて入力し直さなければならないという問題が
ある。

第１３図は本発明の基礎となる構成を示すブロック図で
あり、第１４図は第１３図示の構成の動作を示す７０−
チャートである。この構成では、システムの異常検出の
ためにアドレスデコーダ４お上りワンショットマルチバ
イブレータ５とによって実現されるウォッチドッグタイ
マを使用しｒこ例である。このｖｔ成では第１３図示の
７０−チャートに示される手順となろようなプログラム
が予めＣＰＵ４に組込まれている。システム開始時にス
テップｌ１１１からステップｌ１１２に移ってシステム
の初期化が行なわれ、ステップ鎗３　でアドレスデコー
ダ５に所定のアドレスおよびデータが与えられ、これに
よってアドレスデコーダ５（土ワンショットマルチバイ
ブレータにトリｆｆ信号Ｔを導出する。

これによってステップｌ１１４　　でワンショットマル
チバイブレータ６はセットされ、割込み許可状態となる
。次にステップ鎗５　に移り、メインプログラムが大竹
され、通常処理が行なわれる。次にステップ＋ａ　６　
　でフンショットマルチバイブレータ６にトリガ信号Ｔ
が与えられる。こうしてステップｍ５、ｍ６の動作が繰
返し行なわれる。ステップ１６５の通常処理の処理時間
はほぼ一定であり、この処理時間をワンショットマルチ
バイブレータ６の動作時間よりもたとえば１０〜２０％
ぐらい短めに設定してお（ことによって、システムが正
常な状！２！１こある限り、ワンショットマルチバイブ
レータ６は再トリ〃され続けるため、ＣＰＵ４に対して
割込み信号が発生しない。一方システムが警走しプログ
ラムがメインプログラムを通らなくなると、ワンショッ
トマルチバイブレータ６の動作時間内にトリが信号Ｔが
与えられず、したがってワンショットマルチバイブレー
タ６はリセットされＣＰＵ４に割込み信号が与えられる
。この割込み信号によってシステムのｎ常処理がなされ
る。

また他の異常検出方法としては、サムチェック方式やパ
リティチェック方式があり、サムチェック方式は記憶時
に成るエリアのデータの和を予め計算しておき、次にそ
のエリアのデータを読出したときにその和を比較する方
式であり、後者は１つのデータ単位で、各ビットの和が
偶数または奇数になるようにデ、−夕にパリティピッ）
Ｐを付加しておき、そのデータの読出し時に各ビットの
和を比較する方式又゛ある。すなわち第１４図（１）に
おいて各ピッ）ＤＯ−ＤＯの和が１１１数であるため、
パリティピッ）ＰにｒＯＪを書込む。そして読出し時に
第１４図（２）で示されるようにパリティビットＰの値
がｒＯＪで池のピッ）Ｄｏ−ＤＯの和が奇数となってい
るため、このデータが間違いであることをｅｌｌ別する
ものである。

その他システム異常時の対処のしがたとしては、新たに
システム異常検出時にそのままシステムを停止する。ま
たシステム異常検出時に他のシステムに切換えるなどが
考えられる。このような従来の異常検出方法は種々考え
られているけれども、システムの異常検出時に記憶手段
に記憶されている記憶データの破壊を防止する構造が考
乏られておらず、このようなシステムの異常時に記憶デ
ータを破壊することなく保持できるような記憶装置が所
望されていた。

目　　　　的本発明の目的は、システムの異常時でも記憶データを保
持できるようにした記憶装置を提供することである。

実施例第１図は、本発明の基本的な概念を説明するためのブロ
ック図である。ＣＰＵ１０には、ライン１１を介してシ
ステム異常検出手段Ｗと、第１記憶手段Ｍ１とが共通に
接続される。またライン１１には第１スイッチ手段ＳＷ
１を介して第２記憶手段Ｍ２が接続される。第１スイッ
チ手段ＳＷＩには、並列に第２スイッチ手ＰｉＳ　Ｗ　
２が接続される。このスイッチ手段ｓ　ｗ　１は手！Ｉ
ｉＩ］揉作され、またスイッチ手段ＳＷ２は異常検出手
段Ｗからの８力に応答してスイッチング態様が変化する
ように構成されている。データの書込み時にはスイッチ
手段ＳＷＩが押圧繰作される。これによって記憶手段Ｍ
１にデータが記憶されるとともに、記憶手段Ｍ１に記憶
されたデータと同一データが記憶手段Ｍ２に記憶される
。押圧操作されないときにはスイッチ手段ＳＷＩは遮断
している。システム異常検出手段ＷはＣＰＵｌ０からの
信号によってシステムの暴走あるいは記憶手段Ｍ１のデ
ータ異常を監視しており、異常状態が発生したときには
前記第２スイッチ手段ＳＷ２を導通ずる。これによって
ＣＰＵｌ０は第２記憶手段Ｍ２°の記憶データを第１記
憶手段Ｍ１に転送する。これによって異常状態を発生し
たときに、記憶データが破ｉｊ！されることな（保持す
ることができる。なおシステム異常検出子＃５ＬＷは、
たとえばウォッチドッグタイマなどによって実現される
。

＠２図は、本発明の具体化した一実施例の構成を示すブ
ロック図である。ＣＰＵ１０の読取り端子ＲＤは第１記
憶手段としてのＲＡＭ２０に接続されるとともに、キー
人力部２４および第２スイッチ手段としてのＡＮＤデー
）Ｇｌの一方の入力端子にそれぞれ接続される。ＣＰＵ
　１０の書込み端子ＷＲは、ＲＡＭ２０に接続されると
ともに、第１スイッチ手段ＳＷ１を介して第２記憶手段
としてのＲＡＭ２１に接続される。この実施例における
システム異常検出手段Ｗは、アドレスデコーダ２２とフ
ンショットマルチバイブレータ２３とから構成される。

ワンショットマルチバイブレータ２３の出力は、ＣＰＵ
ｌ０およびＡＮＤデートＧ１の他方の入力端子にそれぞ
れ与えられる。

ｆｐＪ３図は、第２図示の記憶装置の実行プログラムを
示す７０−チャートである。システム開始にあたっては
ステップｐ１からステップｐ２に移り、システムの初期
化が行なわれ、ステップｐ３　　でアドレスデコーダ２
２からワンショットマルチパイプレーク２３にトリ〃信
号Ｔを出力する。これによってワンショットマルチバイ
ブレータ２３はセットされ、ステップｐ４で割込み許可
状態となる。

次にステップｐ５　　に移りメインプログラムに従う通
常処理が実行され、この通常処理が終了するとステップ
ｐ６　　において再びワンショットマルチバイブレータ
２３にアドレスデコーダ２２からトリ〃信号Ｔが与えら
れる０通常処理時間は、ワンショットマルチバイブレー
タ２３の動作時間よりもたとえば１０〜２０％短く設定
されており、したがってワンショットマルチバイブレー
タ２３はセットされ続ける。

ステップｐ５　　におけろ通常処理の大行中においてＲ
ＡＭ２０．ＲＡＭ２１にデータを書込む際には、スイッ
チ手段ＳＷ１を押圧操作する。これによって第３図（２
）で示す処理に移る。すなわちスイッチ手段ＳＷＩが押
圧操作されると、これに連動してスイッチ手段ＳＷ３が
導通し、電源電圧■ｃｃがキー人力部２４に印加される
。これによってＣＰＵ　１０はスイッチ手段ＳＷＩが押
圧繰作されたことを検知する。これによって第３図（２
）で示す処理に移る。ステップｑ１がらステップｑ２に
移つてＲＡＭ２０にデータが書込まれ、ステップｑ３で
ＲＡＭ２１にＲＡＭ２０に書込まれたデータと同一のデ
ータが書込まれ、ステップｑ４　で処理が完了する。Ｃ
ＰＵ１０からの書込み信号はスイッチ手段ＳＷ１が導通
されているときにのみＲＡＭ２１に与えられるため、ス
イッチ手段Ｓ　Ｗ　１が導通されているＭＩｌｌｌにの
み、ＲＡＭ２１に対してはデータを書込むことができる
。このようにしてＲＡＭ２１にはスイッチ手段Ｓ　Ｗ　
１が押圧操作されるたび毎にＲＡＭ２０と同一のデータ
が書込まれる。

一方、ＣＰＩＪｌｏの動作状態はシステム異常検出手段
Ｗによって監視されている。システムが暴走しプログラ
ムがメインプログラムを通らなくなると、再トリガ信号
Ｔがフンショットマルチバイブレータ２３にその動作時
間以内に与えられなくなり、これによってフンショット
マルチパイプレーク２３−から割込み信号としてのハイ
レベルの信号がＣＰＵ　１０に与えられる。またこのハ
イレベルの信号（土、ＡＮＤデー）Ｇｌの他方の入力端
子に与えられる。ｃｐｕｉｏは割込み信号を受付けると
、プログラムがどの状態を大竹していてもステップｐ７
　　に７ヤンプしてシステム几常処理が実行される。す
なわちＣＰＵ　１０から読取り信号をＡ　Ｎ　Ｄデー）
Ｇｌの他方の入力端子に与える。これによってＡＮＤデ
ー）Ｇｌがら読取り信号としてのハイレベルの信号がＲ
ＡＭ２１に与えろ、これによってステップｐ８　　でＲ
ＡＭ２１のすべてのデータがＲＡＭ２０に転送される。

すべてのデータの転送が終了したときにはステップｐ８
　　からステップｐ２に移って初期化が行なわれ、ステ
ップｐ３でワンショットマルチバイブレータ２３にトリ
〃信号Ｔを導出する。これによってシステム異常検出子
１２　Ｗの出力は、リセットされ、ＲＡＭ２１のデータ
読取りは以後できなくなる。

このようにしてたとえ一度システム異常が発生しても記
憶データを破壊することなく、システムを復（１させる
ことができる。

第４図は、第２図示の実施例におけるスイッチ手段ＳＷ
Ｉの他の実施例の構成を示す電気回路図である。このス
イッチ手ＲＳ　Ｗ　１は、スイッチＳＷ４と、フンショ
ットマルチバイブレータ３０と、ＡＮＤデー）Ｇ２とか
ら構成される。ＡＮＤデー）Ｇ２の一方の入力端子はＣ
ＰＵｌ０の書込み端子ＷＲに接続され、ＡＮＤデー）Ｇ
２の他方の入力端子はワンショットマルチバイブレータ
３０の出力端子に接続される。ＡＮＤデー）Ｇ２の出力
端子はＲＡＭ２１に接続される。

第５図は、第４図示のスイッチ手段の動作を示すタイミ
ングチャートである。スイッチ゛ＳＷ４が時刻ｔ１　　
で押圧操作されて導通されると、ワンショットマルチバ
イブレーク３０の入力端子はローレベルとなり、これに
よってワンショットマルチバイブレータ３０の出力は、
入力の立下がりによって）　ＩＪ　７７′され、第５図
（２）で示すようにその出力（土ワンンヨットマルチバ
イブレーク３０（こ含まれる抵抗ＲとコンデンサＣとの
時定数によって決定される時間Ｙだけハイレベルの状態
を維持する。

なお、抵抗Ｒの抵抗値をＲ１とし、コンデンサＣの穿量
をＣ１とすると、時間Ｙは第１式で示される。

Ｙ＝ＲＩ　ＸＣ１・・・（１）この時間Ｙだけデータ書込み時間となる。なおスイッチ
ＳＷ４は時刻Ｌ２　　で押圧操作が解除され遮断状態と
なる。このような構成によって定数Ｒ１、ＣＩを適当に
選ぶことによってスイッチＳＷ４を押圧している時間に
関係なく、ＡＮＤデートＧ２の一方の入力端子をハイレ
ベルの状態としておくことが可能となる。したがってス
イッチＳ〜Ｖ４の押圧時間に関係なく、ＲＡＭ２１への
書込み時間を設定することができる。この上うな構成に
よって、第２図示のスイッチ手段ＳＷＩでは押圧操作し
ている時間だけデータ書込みを行なうことができ、した
がってＲＡ　Ｍ　２１へのデータ書込み時間が長いとき
はスイッチ手段Ｓ　Ｗ　１を長く押し続けなければなら
ず、また短いときにはＲＡＭ２１に対して不要なアクセ
スをする可能性が高くなるという問題を解決することが
できる。

ｔｐａ図は、本発明の具体的な池の実施例の構成を示す
ブロック図である。この実施例は何遍の災施例に類似し
、対応する部分には同一の参照符を付す、この実施例で
はシステム異常検出手段Ｗは、前述のワンショットマル
チパイプレーク３０に代えてＤ型７リツブ７０ツブ４０
を用い、かつＲＡＭ２０のチェックプログラムとを併用
した例である。７リツプ７０ツブ４０のクロック端子Ｃ
Ｋにはアドレスデコーダ２２の出力が与えられ、７リツ
プ７０ツブ４０のデータ入力端子りにはＣＰＵ１０から
のデータ信号が与えられ、また７リツプ７０ツブ４０の
リセット端子ＲＥにはＣＰＵＩＩからリセット信号が与
えられる。７リツプ７０ツブ４０の出力端子Ｑからの出
力は、ＡＮＤデートＧ１の他方の入力端子に与えられる
。この実施例でデータ記憶時の処理は前述の第３図（２
）と同様である。そして第７図示のＲＡＭチェックプロ
グラムを適当なプログラム中に組込んでおく、たとえば
常時ＲＡＭ２０の内容をチェックしたいときは通常処理
の中に、またデータ記憶後にチェックしたいときは第３
図（２）におけるスイッチ手段ＳＷ１のＯＮ処理の終了
直後などにＲＡＭチェックプログラムを組込んでおく。

このＲＡＭチェックプログラムが実行されると、ステッ
プｑ１　からステップｑ２　　に移り、ＣＰＵ　１０は
ＲＡＭ２０の予め定めたチェックポイントのチェックデ
ータを読取り、ステップｑ３　　でデータが書換えられ
たが否かが判断され、書換えられていないときにはステ
ップｑ４　　に移ってチェックポイントのすべてが読取
られたか否がが判断され、そうでないときにはステップ
ｑ５　　に移って次のチェックポイントに移り、ステッ
プｑ２　　で再びそのチェックポイントのチェックデー
タの読取りが行なわれる。すべてのチェックデータの読
取りが完了したときには、ステップｑ９　　で処理が完
了する。ＲＡＭ２０のチェックポイントが読取られ、デ
ータが書換えられているときには、ステップｑ３がらス
テップｑ６に移り、ＣＰＵ１０はアドレスデコーダ２２
に所定のアドレスを与える。これによってアドレスデコ
ーダ２２は７リツプ７０ツブ４０に第８図（１）で示さ
れるように時刻ｂ１　　においてクロックパルスを導出
する。７リツプ７０ツブ４０の入力端子りには、第８図
（２）で示すように時刻ｂｏ　　において７１イレベル
の信号が与えられており、これによって７リツプ７０ツ
ブ４０の出力端子Ｑからは、第８図（１）のクロック端
子ＣＫの立上がる時刻ｂ２　　で入力端子のレベルを俳
し、この時刻ｂ２　　以降／％イレベルの信号をＡＮＤ
デー）Ｇｌの他方の入力端子に導出する。これによって
ＣＰＵ　１０はＡＮＤデー）Ｇｌの一方の入力端子に読
出し信号としてハイレベルの信号を導出し、そのためＡ
ＮＤデー）Ｇｌからはハイレベルの信号がＲＡＭ２１に
与えられる。その結果ステップｑ７　　でｒ（ＡＭ２１
のすべてのデータがＲＡＭ２０に転送されろ。そしてデ
ータの転送完了後の時刻１１４　　におけるクロックパ
ルスの立上がりでリセット端子ＲＥ　ｌ：ＣＰ　Ｕｌｏ
がリセット信号を与え、７リツププロツプ４０がリセッ
トする。なお時刻ｂ３　　でデータ入力端子は、ローレ
ベルとなっている。リセット端子ＲＥにリセット信号を
与え、７リツプ７０ツブ４０をリセットするようにして
もよい。

このようにして７リツプ７０ツブ４０がリセットされて
ＡＮＤデー）Ｇｌは遮断し、処理が終了する。このよう
にしてＲＡＭ２０のデータが破壊された場合にも正常な
動作に復帰させることができる。

第９図は本発明を具体化したさらに他の実施例の構成を
示すブロック図であり、第１０図はその動作を示す７０
−チャートである。この実施例では前述の第２図示のＣ
ＰＵの暴走を検出する構成と、第６図示の実施例のＲＡ
Ｍデータ異常を検出する構成とを併用した例である。第
２図および第６図の構成と対応する部分には同一の参照
符を付す、この実施における異常検出手段Ｗは、２つの
７ドレスデコーダ２２ａ、２２ｂと、ワンショットマル
チパイプレーク２３と、Ｄ型７リツプ７０ツブ４０と、
ＯＲデー）Ｇ５とから構成される。ＯＲデー）Ｇ５の一
方の入力端子にはワンショットマルチパイプレーク２３
がらの出力が与えられ、　・ＯＲデー）　Ｇ　５の他方
の入力端子には７リツプ７０ツブ４０の出力が与えられ
る。ＯＲデー）Ｇ５の出力はＡＮＤデー）Ｇｌの一方の
入力端子に与えられ、このＡＮＤデー）Ｇｌの他方の入
力端子にはｃｐｕｉｏからの読取り信号が与えられる。

システム始動時には第１０図（１）においてステップに
１からステップに２に移り、システムの初期化が行なわ
れ、ステップに３　　でアドレスデコーダ２２ａに所定
のアドレスが与えられ、これによってアドレスデコーダ
２２ａからワンショットマルチバイブレータ２３にトリ
〃信号Ｔが与えられてフンショットマルチバイブレータ
２３をセットする。これによってステップに４　でＣＰ
Ｕｌ０はシステム異常割込み可能状態となる。そしてス
テップに５で通常処理が行なわれ、ステップに６　　で
再びワンショットマルチバイブレータ２３にトリ〃信号
Ｔを導出する。そのため、ワンショットマルチパイブレ
ーク２３はセットされ続ける。

ＣＰＵｌ０の暴走によってメインプログラムルーチンを
行なわないときには、ワンショットマルチパイプレーク
２３の動作時間以内にアドレスデコーダ２２からトリ〃
信号Ｔが与えられず、したがってワンショットマルチバ
イブレータは割込み信号としてハイレベルの信号をＣＰ
Ｕｌ０およびＯＲデー）Ｇ５に与える。これによってＣ
ＰＵ　１０はステップに７　　にノヤンブしてシステム
異常割込み処理に移る。このときＯ・Ｒ′ｆ−）　Ｇ　
５からの出力はハイレベルとなり、したがってＣＰＵｌ
０から読取り信号が与えられると、ＲＡＭ２１にハイレ
ベルの読取り信号が与えられる。これによってＲＡ　Ｍ
　２１の記憶データのすべてがステップに８においてＲ
ＡＭ２０に転送される。データの転送完了後には再びス
テップに２　　に戻ってシステム始動時の処理に移る。

通常処理に５　　の途中でデータ記憶を行なうときには
、スイッチ手段８１を押圧して導通状態とする。これに
よって第９図（２）のステップｒ１　　の処理プログラ
ムに移る。これによってステップｒ２＋ｒ３　　と移り
、ＲＡＭ２０にデータが書込まれ、ＲＡＭ２１にはスイ
ッチ手段ＳＷＩが導通されているため、書込み信号が与
えられ、これによってＲＡＭ２０に書込まれたデータと
同一のデータがＲＡＭ２１に書込まれる。前述と同様に
スイッチ手段ＳＷＩが導通している時間のみＲ，ＡＭ２
１に対しての書込み処理が有効である。次にステップｒ
４に移ってＲＡ　Ｍ　２’Ｏのチェックポイントのチェ
ックデータが読取られる。そしてステップｒ５　　でチ
ェックデータの比較が行なわれ、異常がなければステッ
プｒ６　　に移ってすべてのチェックポイントのチェッ
クデータの読取りが行なわれたか否かが半ｑ断され、そ
うでないとき１こ１土ステ゛ンブ１１７１こ移って次の
チェックポイントに移り、ステップｎ４でチェックデー
タが読取られる。ステップｒ５でチェックポイントのチ
ェックデータが′Ａ常である場合には、ステップ「８　
に移って第６図において説明したと同様に７リツプ７０
ツブ４０がセットされ、ＯＲデー）Ｇ５にハイレベルの
信号を導出する。これによってＯＲデー）Ｇ５からハイ
レベルの信号がＡＮＤデー）Ｇｌの一方の入力端子に与
えられる。これによってＣＰＵ１０からの読取り信号は
ＲＡＭ２１に与えられ、ステップ　ｒ９でＲＡＭ２１の
すべてのデータがＲＡＭ２０に転送される。ｖｉ：送終
了したときにはステップｒｌ。

で７リツプ７０ツブ４０がリセットされ、ステップｒｌ
ｌで処理が完了する。

第６図示の実施例ではシステム異常検出手段Ｗの制御を
ＣＰＵｌ０が制御しているため、ＣＰＵ１０の暴走時に
はその動作を保証できないという欠点を有していたけれ
ども、この実施例ではシステム暴走時あるいはＲＡＭデ
ータ異常時においても記憶データを破壊することなく、
システムを復帰させることが可能となる。

こうして本実施例では、ＲＡＭ２１に関連してシステム
異常検出時にのみ導通するデータ読取り■スイッチ手段
を設けるようにしたので、不所望な書込み／読取り処理
に起因するデータの破壊を防止することができる。

効　　果以上のように本発明によれば、同一のデータを記憶する
２つの記憶手段を設け、そのうちの１つの記憶手段に関
連してデータ記憶時のみ導通してデータが記録でさるよ
うにしたスイッチ手段を設けろようにしたので、システ
ムの異常時にも不所望な書込み処理におけるデータの破
壊を防止することができる。

また異常検出手段を設けることによってシステム異常を
自動的に検知し、正常動作に復帰させることができる。

【図面の簡単な説明】

第１図は本発明の構成を示すブロック図、第２図は本発
明を具体化した実施例の構成を示すブロック図、第３図
は第２図示の実施例の動作を説明するための図、第４図
はｔｊｆＪ２図示のスイッチ手段ＳＷ１の他の実施例の
構成を示す電気回路図、第５図はｔｊＳ４図示のスイッ
チ手段の動作を説明するためのタイミングチャート、第
６図は本発明の具体化した他の実施例の構成を示すブロ
ック図、第７図は＠６図示の実施例の動作を説明するた
めの７０−チャート、第８図は第６図示の異常検出装置
Ｗの動作を説明するための信号波形図、第９図は本発明
の具体化したさらに他の実施例の構成を示すブロック図
、第１０図は第９図示の実施例の動作を説明するための
７０−チャート、第１１図は典型的な先行技術の構成を
示すブロック図、第１２図は第１１図示の先行技術の動
作を説明するための７０−チャート、第１３図は本発明
の基礎となる異常検出装置の構成を示すブロック図、第
１４図は第１３図示の構成の動作を説明するための図、
第１５図は他の異常検出方法を説明するための図である
。１０・・・ＣＰＵ、２０．２１・・・ランダムアクセス
メモリ、２２，２２ａ、２２ｂ・・・アドレスヂコーグ
、２３・・・ワンショットマルチバイブレータ、２４・
・・キー人力部、４０・・・７リツブ７０ツブ、Ｗ・・
・システム異常検出手段、Ｍｌ・・・第１記憶手段、Ｍ
２・・・第２記憶手段、ＳＷｌ・・・第１スイッチ手段
、ＳＷ２・・・第２スイッチ手段、Ｇ１・・・ＡＮＤデ
ート、Ｇ５・・・ＯＲデート代理人　　弁理士　画数　圭一部第１図第３図第４図第５図第６図２２　　　　　Ｗｃｃ第８図第９図第１０図第１０図第１３図〆第７４図

Claims

【特許請求の範囲】

（１）同一のデータがそれぞれ記憶される第１および第
２記憶手段と、第１記憶手段または第２記憶手段のいずれか一方に関連
して設けられ、そのいずれか一方の記憶手段にデータが
記憶されるようにデータ書込み時にのみ導通するスイッ
チ手段と、システム異常状態を検出する手段とを含むことを特徴と
する記憶装置。
（２）前記第１または第２記憶手段のうちの他方の記憶
手段に関連してスイッチ手段を設け、このスイッチ手段
は、前記異常検出手段からの出力に応答して、異常状態
発生時にのみ導通して他方の記憶手段のストア内容が読
出されるようにしたことを特徴とする特許請求の範囲第
１項記載の記憶装置。