JPH0348347A - メモリチェック方式 - Google Patents
メモリチェック方式Info
- Publication number
- JPH0348347A JPH0348347A JP1183374A JP18337489A JPH0348347A JP H0348347 A JPH0348347 A JP H0348347A JP 1183374 A JP1183374 A JP 1183374A JP 18337489 A JP18337489 A JP 18337489A JP H0348347 A JPH0348347 A JP H0348347A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- area
- check
- storage means
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 72
- 238000000034 method Methods 0.000 claims description 11
- 230000005856 abnormality Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 19
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
マイクロプロセッサを用いた処理システムで使用される
記憶装置の、システムの運用中におけるチェック方式に
関し、 バックアップメモリを設け、バックアップメモリにチェ
ックするメモリの１単位領域の内容を退避させ、空白に
なった領域に対して、ライト／リードテストを行い、逐
次同じ動作を繰り返し、メモリの全領域のライト／リー
ドテストを行うことにより、システムの運用中にメモリ
チェックを行うことのできる、メモリチェック方式を提
供することを目的とし、 第１の記憶手段の内容を、一時的に退避させておく第２
の記憶手段と、第２の記憶手段に、第１の記憶手段の内
容をセットする読出／書込手段を設け、所定の時間間隔
で、第１の記憶手段の中の１単位領域のデータを、読出
／書込手段を経由して、第２の記憶手段に退避させるこ
とにより、１単位領域を空白とし、該領域に対して処理
装置より、テストデータのライト／リードによるチェッ
クを行い、正常のときは、第２の記憶手段に一時的に退
避させておいた、１単位領域のデータを元の領域に書き
込み、引き続き次の１単位の領域に対し、同じ手順でラ
イト／リードによるチェックを行い、全領域のチェック
が正常に完了したときには、プログラムによる通常の処
理を開始し、チェックの途上で異常を検出したときには
、異常情報を出力するように構或する． 〔産業上の利用分野〕 本発明は、マイクロプロセッサを用いた処理システムで
使用される記憶装置の、システムの運用中におけるチェ
ック方弐に関する。
記憶装置の、システムの運用中におけるチェック方式に
関し、 バックアップメモリを設け、バックアップメモリにチェ
ックするメモリの１単位領域の内容を退避させ、空白に
なった領域に対して、ライト／リードテストを行い、逐
次同じ動作を繰り返し、メモリの全領域のライト／リー
ドテストを行うことにより、システムの運用中にメモリ
チェックを行うことのできる、メモリチェック方式を提
供することを目的とし、 第１の記憶手段の内容を、一時的に退避させておく第２
の記憶手段と、第２の記憶手段に、第１の記憶手段の内
容をセットする読出／書込手段を設け、所定の時間間隔
で、第１の記憶手段の中の１単位領域のデータを、読出
／書込手段を経由して、第２の記憶手段に退避させるこ
とにより、１単位領域を空白とし、該領域に対して処理
装置より、テストデータのライト／リードによるチェッ
クを行い、正常のときは、第２の記憶手段に一時的に退
避させておいた、１単位領域のデータを元の領域に書き
込み、引き続き次の１単位の領域に対し、同じ手順でラ
イト／リードによるチェックを行い、全領域のチェック
が正常に完了したときには、プログラムによる通常の処
理を開始し、チェックの途上で異常を検出したときには
、異常情報を出力するように構或する． 〔産業上の利用分野〕 本発明は、マイクロプロセッサを用いた処理システムで
使用される記憶装置の、システムの運用中におけるチェ
ック方弐に関する。
マイクロプロセッサを用いた処理システムは、リードオ
ンリメモリ、ランダムアクセスメモリ等のメモリを有し
ており、通常、電源投入時に、データのライト／リード
比較チェック、またはサムチェックを行った後、データ
処理を開始する。
ンリメモリ、ランダムアクセスメモリ等のメモリを有し
ており、通常、電源投入時に、データのライト／リード
比較チェック、またはサムチェックを行った後、データ
処理を開始する。
しかし、マイクロプロセッサを用いた処理システムの高
い信頼性を維持するためには、システムの運用中に、メ
モリチェックを行う方式が要求されている。
い信頼性を維持するためには、システムの運用中に、メ
モリチェックを行う方式が要求されている。
第４−Ａ図は従来例を説明するブロック図、第４−Ｂ図
は従来例のメモリマップを説明する図、第５図は従来例
のフローチャートを説明する図をそれぞれ示す． 第４−Ａ図に示す従来例は、マイクロプロセッサ１０と
、 メモリとして、ランダムアクセスメモリ（以下ＲＡＭと
称する）２１と、リードオンリメモリ（以下ＲＯＭと称
する）２２と、Ｅ” ＰＲＯＭ２３より構威した例であ
る。
は従来例のメモリマップを説明する図、第５図は従来例
のフローチャートを説明する図をそれぞれ示す． 第４−Ａ図に示す従来例は、マイクロプロセッサ１０と
、 メモリとして、ランダムアクセスメモリ（以下ＲＡＭと
称する）２１と、リードオンリメモリ（以下ＲＯＭと称
する）２２と、Ｅ” ＰＲＯＭ２３より構威した例であ
る。
第４−Ｂ図は、上述の構或をとるメモリのメモリマップ
の例であり、ｏｏｏｏ番地〜５ＦＦＦ番地をＲ Ａ Ｍ
９Ｍ域、６０００番地〜７ＦＦＦ番地をＥ” ＦＲＯ
Ｍ領域とし、引き続き、■／○領域、ＲＯＭ領域が８０
００番地〜ＦＦＦＦ番地まで設定されている． このような従来例のシステムにおけるメモリチェックは
、電源投入時のみ、実行されている。
の例であり、ｏｏｏｏ番地〜５ＦＦＦ番地をＲ Ａ Ｍ
９Ｍ域、６０００番地〜７ＦＦＦ番地をＥ” ＦＲＯ
Ｍ領域とし、引き続き、■／○領域、ＲＯＭ領域が８０
００番地〜ＦＦＦＦ番地まで設定されている． このような従来例のシステムにおけるメモリチェックは
、電源投入時のみ、実行されている。
第５図は、そのフローチャートを説明する図であり、そ
のステップを説明する。
のステップを説明する。
０）電源投入を検出し、メモリチェック動作を開始する
． （２）メモリチェックを行うメモリの先頭アドレスをセ
ットする。ここではｏｏｏｏ番地とし、１バイト単位で
チェックを行うものとする。
． （２）メモリチェックを行うメモリの先頭アドレスをセ
ットする。ここではｏｏｏｏ番地とし、１バイト単位で
チェックを行うものとする。
（３）００００番地にテストデータを書き込む。
（４） （３）で書き込んだデータを読み出す。
（５） （３）で書き込んだデータと（４）で読み出
したデータが等しいか否かを判断し、等しいときには、
ステップ（６）へ進み、等しくないときには、異常状態
を検出したので、異常を表示し終了する。
したデータが等しいか否かを判断し、等しいときには、
ステップ（６）へ進み、等しくないときには、異常状態
を検出したので、異常を表示し終了する。
（６） チェックすべきメモリの全ｆｉＩ ＠のチェ
ックが完了したか否かを判断し、完了したときは、通常
の処理プログラムをスタートする。
ックが完了したか否かを判断し、完了したときは、通常
の処理プログラムをスタートする。
（７）メモリチェックが完了していないときには、次の
１バイトのチェックを行うためにアドレスをｒ＋ＩＪＬ
て、（３）に戻り、メモリチェックを続行る。
１バイトのチェックを行うためにアドレスをｒ＋ＩＪＬ
て、（３）に戻り、メモリチェックを続行る。
以上の動作を繰り返すことにより、ＲＡＭ２ １および
Ｅ” ＦＲＯＭ２３の全Ｍ域のチェックを行う。
Ｅ” ＦＲＯＭ２３の全Ｍ域のチェックを行う。
上述の従来例では、システムの立ち上げ時のみチェック
を行っており、運用中のチェックは不可能である。しか
し、高い信頼性を要求されているマイクロプロセッサを
用いた処理システムにおいては、運用中にメモリチェッ
クを行うことが要求されている。
を行っており、運用中のチェックは不可能である。しか
し、高い信頼性を要求されているマイクロプロセッサを
用いた処理システムにおいては、運用中にメモリチェッ
クを行うことが要求されている。
本発明は、バックアップメモリを設け、バックアップメ
モリにチェックするメモリの１単位領域の内容を退避さ
せ、空白になった領域に対して、ライト／リードテスト
を行い、逐次同じ動作を繰り返し、メモリの全領域のラ
イト／リードテストを行うことにより、システムの運用
中にメモリチェックを行うことのできる、メモリチェッ
ク方式を提供することを目的とする． 〔課題を解決するための手段〕 第１図は本発明の原理を説明するブロック図を示す。
モリにチェックするメモリの１単位領域の内容を退避さ
せ、空白になった領域に対して、ライト／リードテスト
を行い、逐次同じ動作を繰り返し、メモリの全領域のラ
イト／リードテストを行うことにより、システムの運用
中にメモリチェックを行うことのできる、メモリチェッ
ク方式を提供することを目的とする． 〔課題を解決するための手段〕 第１図は本発明の原理を説明するブロック図を示す。
第１図に示す本発明の原理ブロック図中１０は各種処理
を実行するマイクロプロセッサであり、２０は、各種デ
ータ、プログラム等を記憶しておく第１の記憶手段であ
り、 ３０は、第１の記憶手段２０の内容を、一時的に退避さ
せておく第２の記憶手段であり、４０は、第２の記憶手
段３０に第１の記憶手段２０の内容をセットする読出／
書込手段であり、かかる手段を具備することにより本課
題を解決するための手段とする。
を実行するマイクロプロセッサであり、２０は、各種デ
ータ、プログラム等を記憶しておく第１の記憶手段であ
り、 ３０は、第１の記憶手段２０の内容を、一時的に退避さ
せておく第２の記憶手段であり、４０は、第２の記憶手
段３０に第１の記憶手段２０の内容をセットする読出／
書込手段であり、かかる手段を具備することにより本課
題を解決するための手段とする。
第１の記憶手段２０の１単位領域のデータを、読出／書
込手段４０にて、第２の記憶手段に一時的に退避させ、
該領域を空白とし、該領域に対して、マイクロプロセッ
サ１０より、テストデータのライト／リードを行うこと
により、チェックを行う． チェック結果が正常のときには、一時的に退避させたデ
ータを、元の領域に書き込み、次いで、次の１単位の領
域について同様にライト／リードによるチェックを行い
、全領域のチェックが完了した後、通常のプログラム処
理を開始する。
込手段４０にて、第２の記憶手段に一時的に退避させ、
該領域を空白とし、該領域に対して、マイクロプロセッ
サ１０より、テストデータのライト／リードを行うこと
により、チェックを行う． チェック結果が正常のときには、一時的に退避させたデ
ータを、元の領域に書き込み、次いで、次の１単位の領
域について同様にライト／リードによるチェックを行い
、全領域のチェックが完了した後、通常のプログラム処
理を開始する。
チェックの途中で異常検出したときには、異常情報の出
力を行う。
力を行う。
上記動作を所定の時間間隔で、実行することにより、マ
イクロプロセッサを用いた処理システムの運用中にメモ
リチェックを行うことが可能となる。
イクロプロセッサを用いた処理システムの運用中にメモ
リチェックを行うことが可能となる。
また、所定の時間間隔の設定については、処理システム
の負荷が低いときに実行させ、処理システムの処理能力
を低下させないようにする。
の負荷が低いときに実行させ、処理システムの処理能力
を低下させないようにする。
〔実施例］
以下本発明の要旨を第２図〜第３図に示す実施例により
具体的に説明する． 第２−Ａ図は本発明の実施例を説明するブロック論、第
２−Ｂ図は本発明の実施例におけるメモリマップを説明
する図、第３図は本発明の実施例のフローチャートを説
明する図をそれぞれ示す。
具体的に説明する． 第２−Ａ図は本発明の実施例を説明するブロック論、第
２−Ｂ図は本発明の実施例におけるメモリマップを説明
する図、第３図は本発明の実施例のフローチャートを説
明する図をそれぞれ示す。
なお、全図を通じて同一符号は同一対象物を示す。
第２図に示す本発明の実施例は、マイクロプロセッサ１
０と、 第１の記憶手段２０として、ＲＡＭ２ １と、ＲＯＭと
称する）２２と、Ｅ” ＦＲＯＭ２３、第２の記憶手段
３０として、８ｋバイトのＲＡＭで構威されるバックア
ップメモリ３１、読出／書込手段４０として、レジスタ
４工より構威した例である。
０と、 第１の記憶手段２０として、ＲＡＭ２ １と、ＲＯＭと
称する）２２と、Ｅ” ＦＲＯＭ２３、第２の記憶手段
３０として、８ｋバイトのＲＡＭで構威されるバックア
ップメモリ３１、読出／書込手段４０として、レジスタ
４工より構威した例である。
第２−Ｂ図は、上述の構戒をとるメモリのメモリマップ
の例であり、００００番地〜５ＦＦＦ番地をＲＡＭ領域
、６０００番地〜７ ＦＦＦ番地をＥ’ ＦＲＯＭ領域
とし、引き続き、Ｉ／Ｏ領域、Ｒ Ｏ Ｍ ｇ！ｔ域が
８０００番地〜ＦＦＦＦ番地まで設定されており、これ
とは別に第２の記憶手段３０としての、８ｋバイトのＲ
ＡＭで構威されるバックアップメモリ３１がある． 第３図は、上述の実施例の動作フローチャートであり、
一定時間間隔で、チェックプログラムが起動される。
の例であり、００００番地〜５ＦＦＦ番地をＲＡＭ領域
、６０００番地〜７ ＦＦＦ番地をＥ’ ＦＲＯＭ領域
とし、引き続き、Ｉ／Ｏ領域、Ｒ Ｏ Ｍ ｇ！ｔ域が
８０００番地〜ＦＦＦＦ番地まで設定されており、これ
とは別に第２の記憶手段３０としての、８ｋバイトのＲ
ＡＭで構威されるバックアップメモリ３１がある． 第３図は、上述の実施例の動作フローチャートであり、
一定時間間隔で、チェックプログラムが起動される。
以下フローチャートにより動作を説明する。
■ チェックプログラムスタート．
■ メモリチェックを行う、メモリの領域を指定する。
ここでは、第２−Ｂ図のＲＡＭ２１を対象とすると、ｏ
ｏｏｏ番地〜５ＦＦＦ番地となる．■ メモリチェック
は８ｋバイトを単位として実行するので、メモリの先頭
の８ｋバイトのデータ、即ち、アドレスｏｏｏｏ番地〜
Ｉ ＦＦＦ番地の内容を、レジスタ４ｌにて読み出し、
バックアップメモリ３１に書き込む。
ｏｏｏ番地〜５ＦＦＦ番地となる．■ メモリチェック
は８ｋバイトを単位として実行するので、メモリの先頭
の８ｋバイトのデータ、即ち、アドレスｏｏｏｏ番地〜
Ｉ ＦＦＦ番地の内容を、レジスタ４ｌにて読み出し、
バックアップメモリ３１に書き込む。
■メモリチェックを行う、メモリの先頭アドレス０００
０番地をセットする。
０番地をセットする。
■ 空白になったｏｏｏｏ番地〜ＩＦＦＦ番地の先頭領
域ｏｏｏｏ番地に、テストデータを書き込む。
域ｏｏｏｏ番地に、テストデータを書き込む。
■ ■にて書き込んだ００００番地のテストデータを読
み出す． ■ 書き込んだテストデータと読み出したデータが一致
しているか否か判断する。
み出す． ■ 書き込んだテストデータと読み出したデータが一致
しているか否か判断する。
一致しているときは、メモリｏｏｏｏ番地は正常である
ので、次のステップへ進む． 一致しないときは、メモリ異常であるので異常出力を行
う． ■ チェックを行ったメモリのアドレスが、メモリの最
終アドレスか否かを判断する。ここでは１ ＦＦＦが最
終アドレスである。
ので、次のステップへ進む． 一致しないときは、メモリ異常であるので異常出力を行
う． ■ チェックを行ったメモリのアドレスが、メモリの最
終アドレスか否かを判断する。ここでは１ ＦＦＦが最
終アドレスである。
■ ■での判断結果最終アドレスでないので、アドレス
をｒ＋ＩＪＬて■に戻り、チェックを続行する。ここで
は、００００番地の次に０００１番地をセットする． ［相］ ■の判断結果が、最終アドレスのときには、こ
こではＩＦＦＦ番地になったときには、８ｋバイトの領
域のチェックが完了したので、バックアップメモリ３２
に退避していた８ｋバイトのデータをもとの００００番
地〜Ｉ ＦＦＦ番地に書き込む． ■ 全領域のチェック完了か否かを判断する。
をｒ＋ＩＪＬて■に戻り、チェックを続行する。ここで
は、００００番地の次に０００１番地をセットする． ［相］ ■の判断結果が、最終アドレスのときには、こ
こではＩＦＦＦ番地になったときには、８ｋバイトの領
域のチェックが完了したので、バックアップメモリ３２
に退避していた８ｋバイトのデータをもとの００００番
地〜Ｉ ＦＦＦ番地に書き込む． ■ 全領域のチェック完了か否かを判断する。
全領域のメモリチェックが完了していないときは、＠に
よる次のチェックを行う。ここではＩ ＦＦＦ番地まで
のチェックが完了したのみであり、全領域のメモリチェ
ックは完了していない。
よる次のチェックを行う。ここではＩ ＦＦＦ番地まで
のチェックが完了したのみであり、全領域のメモリチェ
ックは完了していない。
全領域のメモリチェックが完了したときには、通常のプ
ログラムによる処理を開始する。ここでは、５ＦＦＦ番
地までのチェックが終わったときに、全領域のメモリチ
ェック完了となる。
ログラムによる処理を開始する。ここでは、５ＦＦＦ番
地までのチェックが終わったときに、全領域のメモリチ
ェック完了となる。
＠ ■での判断結果、全領域のチェックが完了していな
いときには、次の８ｋパイを指定して■へ戻る。ここで
は、００００番地〜Ｉ ＦＦＦ番地のチェックが終わっ
たので、次の８ｋバイト２０００番地〜３ＦＦＦ番地を
指定する。
いときには、次の８ｋパイを指定して■へ戻る。ここで
は、００００番地〜Ｉ ＦＦＦ番地のチェックが終わっ
たので、次の８ｋバイト２０００番地〜３ＦＦＦ番地を
指定する。
以上の動作により、マイクロプロセッサを用いた処理シ
ステムの運用中に、ＲＡＭ，Ｅ” ＦＲＯＭの全領域の
チェックを行うことが可能となる。
ステムの運用中に、ＲＡＭ，Ｅ” ＦＲＯＭの全領域の
チェックを行うことが可能となる。
このチェックプログラムの起動は、処理システムのハー
ドタイマ等により起動させるものとし、処理システムの
負荷の低いとき、例えば、深夜に１回、或いは深夜と早
朝にそれぞれｌ回実行させる等、処理システムの処理能
力に影響を及ぼさない頻度と時刻で設定すればよい。
ドタイマ等により起動させるものとし、処理システムの
負荷の低いとき、例えば、深夜に１回、或いは深夜と早
朝にそれぞれｌ回実行させる等、処理システムの処理能
力に影響を及ぼさない頻度と時刻で設定すればよい。
以上のような本発明によれば、バックアップメモリをも
たせ、メモリの１単位の領域の内容を、バックアップメ
モリに退避させ、該領域のメモリチェックを行い、順次
チェックすることにより、全領域のメモリチェックを、
処理システムの運用中に実行できるメモリチェック方式
を提供することができる．
たせ、メモリの１単位の領域の内容を、バックアップメ
モリに退避させ、該領域のメモリチェックを行い、順次
チェックすることにより、全領域のメモリチェックを、
処理システムの運用中に実行できるメモリチェック方式
を提供することができる．
第１図は本発明の原理を説明するブロック図、第２−Ａ
図は本発明の実施例を説明するブロック図、 第２−Ｂ図は本発明の実施例におけるメモリマップを説
明する図、 第３図は本発明の実施例のフローチャートを説明する図
、 第４−Ａ図は従来例を説明するブロック図、第４−Ｂ図
は従来例のメモリマップを説明する図、第５図は従来例
のフローチャートを説明する図、をそれぞれ示す． 図において、 １０はマイクロプロセッサ、 ２０は第ｌの記憶手段、 ２１はＲＡＭ， ２２はＲＯＭ， ２３はＥ” ＦＲＯＭ， ３０は第２の記憶手段、 ３ｌはバックアップメモリ、 ４０は読出／書込手段、 ４１はレジスタ、 をそれぞれ示す。 本発明の原理を説明するブロソク図 第１図 本発明の実施例を説明するブロノク図 第２ Ａ図 本発明の実施例におけるメモリマノプを説明する図第２ Ｂ図 。Ｙ ＰＲＧスタート 本発明の実施例のフローチャートを説明する図第３図 異常出力 従来例を説明するブロック図 第４ Ａ図 従来例のメモリマノブを説明する図 第４−Ｂ図 従来例のフローチャートを説明する図 第５図
図は本発明の実施例を説明するブロック図、 第２−Ｂ図は本発明の実施例におけるメモリマップを説
明する図、 第３図は本発明の実施例のフローチャートを説明する図
、 第４−Ａ図は従来例を説明するブロック図、第４−Ｂ図
は従来例のメモリマップを説明する図、第５図は従来例
のフローチャートを説明する図、をそれぞれ示す． 図において、 １０はマイクロプロセッサ、 ２０は第ｌの記憶手段、 ２１はＲＡＭ， ２２はＲＯＭ， ２３はＥ” ＦＲＯＭ， ３０は第２の記憶手段、 ３ｌはバックアップメモリ、 ４０は読出／書込手段、 ４１はレジスタ、 をそれぞれ示す。 本発明の原理を説明するブロソク図 第１図 本発明の実施例を説明するブロノク図 第２ Ａ図 本発明の実施例におけるメモリマノプを説明する図第２ Ｂ図 。Ｙ ＰＲＧスタート 本発明の実施例のフローチャートを説明する図第３図 異常出力 従来例を説明するブロック図 第４ Ａ図 従来例のメモリマノブを説明する図 第４−Ｂ図 従来例のフローチャートを説明する図 第５図
Claims (1)
- 【特許請求の範囲】 マイクロプロセッサ（１０）と、第１の記憶手段（２
０）よりなる処理システムにおいて、前記第１の記憶手
段（２０）の内容を、一時的に退避させておく第２の記
憶手段（３０）と、前記第２の記憶手段（３０）に、前
記第１の記憶手段（２０）の内容をセットする読出／書
込手段（４０）を設け、 所定の時間間隔で、前記第１の記憶手段（２０）の中の
１単位領域のデータを、前記読出／書込手段（４０）を
経由して、前記第２の記憶手段（３０）に退避させるこ
とにより、該１単位領域を空白とし、該領域に対して前
記処理装置（１０）より、テストデータのライト／リー
ドによるチェックを行い、正常のときは、前記第２の記
憶手段（３０）に一時的に退避させておいた、１単位領
域のデータを元の領域に書き込み、引き続き次の１単位
の領域に対し、同じ手順でライト／リードによるチェッ
クを行い、全領域のチェックが正常に完了したときには
、プログラムによる通常の処理を開始し、チェックの途
上で異常を検出したときには、異常情報を出力すること
を特徴とするメモリチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183374A JPH0348347A (ja) | 1989-07-14 | 1989-07-14 | メモリチェック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183374A JPH0348347A (ja) | 1989-07-14 | 1989-07-14 | メモリチェック方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0348347A true JPH0348347A (ja) | 1991-03-01 |
Family
ID=16134656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1183374A Pending JPH0348347A (ja) | 1989-07-14 | 1989-07-14 | メモリチェック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0348347A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05241976A (ja) * | 1992-02-27 | 1993-09-21 | Nec Corp | 主記憶制御装置 |
| WO2001061706A1 (en) | 2000-02-18 | 2001-08-23 | Invensys Systems, Inc. | Fault-tolerant data transfer |
| WO2003043022A2 (de) * | 2001-11-12 | 2003-05-22 | Siemens Aktiengesellschaft | Speichertest |
| US7262530B2 (en) | 2001-08-23 | 2007-08-28 | Brose Fahrzeugteile Gmbh & Co. Kg, Coburg | Mechanical interfaced system |
| US7298062B2 (en) * | 2004-02-24 | 2007-11-20 | Asmo Co., Ltd. | Motor, control circuit member and manufacturing method of motor |
| WO2008104234A1 (en) * | 2007-02-26 | 2008-09-04 | Sony Ericsson Mobile Communications Ab | Built-in self testing of a flash memory |
-
1989
- 1989-07-14 JP JP1183374A patent/JPH0348347A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05241976A (ja) * | 1992-02-27 | 1993-09-21 | Nec Corp | 主記憶制御装置 |
| WO2001061706A1 (en) | 2000-02-18 | 2001-08-23 | Invensys Systems, Inc. | Fault-tolerant data transfer |
| EP1261973A1 (en) * | 2000-02-18 | 2002-12-04 | Invensys Systems, Inc. | Fault-tolerant data transfer |
| EP1261973A4 (en) * | 2000-02-18 | 2005-03-09 | Invensys Sys Inc | FAULT-TOLERANT DATA TRANSMISSION |
| US7262530B2 (en) | 2001-08-23 | 2007-08-28 | Brose Fahrzeugteile Gmbh & Co. Kg, Coburg | Mechanical interfaced system |
| WO2003043022A2 (de) * | 2001-11-12 | 2003-05-22 | Siemens Aktiengesellschaft | Speichertest |
| WO2003043022A3 (de) * | 2001-11-12 | 2004-02-19 | Siemens Ag | Speichertest |
| US7287204B2 (en) | 2001-11-12 | 2007-10-23 | Siemens Aktiengesellschaft | Memory unit test |
| US7298062B2 (en) * | 2004-02-24 | 2007-11-20 | Asmo Co., Ltd. | Motor, control circuit member and manufacturing method of motor |
| WO2008104234A1 (en) * | 2007-02-26 | 2008-09-04 | Sony Ericsson Mobile Communications Ab | Built-in self testing of a flash memory |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6546517B1 (en) | Semiconductor memory | |
| US7107493B2 (en) | System and method for testing for memory errors in a computer system | |
| US4368532A (en) | Memory checking method | |
| CN109614119B (zh) | 一种烧录方法、装置、电子设备及介质 | |
| JPH0348347A (ja) | メモリチェック方式 | |
| JPH03252993A (ja) | Ｅ↑２ｐｒｏｍの情報書込み装置 | |
| JPH04542A (ja) | メモリチェック方式 | |
| JPH03138742A (ja) | メモリシステム | |
| JP2513060B2 (ja) | 故障回復型計算機 | |
| JP2954666B2 (ja) | メモリチェック方式 | |
| JP2768371B2 (ja) | ランダムアクセスメモリの検査方法 | |
| JP2557102B2 (ja) | 大容量ｒａｍ及びその周辺回路のチェック方法 | |
| JPS63278162A (ja) | 情報処理装置におけるエラ−訂正装置 | |
| JPH04256033A (ja) | メモリ診断システム | |
| JP2656600B2 (ja) | 半導体記憶装置の試験方法 | |
| JP2618387B2 (ja) | 情報処理装置の試験方法 | |
| JPS60549A (ja) | メモリ試験方式 | |
| JPH0546641A (ja) | オンラインデータ引継ぎ方式 | |
| JPS6072044A (ja) | パックアップメモリの検査方式 | |
| JPS59124097A (ja) | メモリ検定方法 | |
| JPH0348346A (ja) | メモリチェック装置 | |
| JPS6049450A (ja) | バックアップメモリの検査方式 | |
| JPH0359740A (ja) | メモリ障害検出方式 | |
| JPS63285642A (ja) | マイクロプロセッサ制御方式 | |
| JPH0321936B2 (ja) |