JPH04354372A - 電子デバイス及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ファクシミリ，ディジ
タル複写機，イメージスキャナ等の画像入力部に使用さ
れるイメージセンサ等の電子デバイスを製造する方法に
関するものである。

【０００２】

【従来の技術】ファクシミリ等における画像情報を読み
取るイメージセンサとしては、縮小光学系を使用せずに
原稿面に密着して原稿画像を読み取ることにより、装置
本体の小型化を図る密着型イメージセンサの開発が盛ん
になされている。この種の密着型イメージセンサは、薄
膜積層プロセスにより形成されたサンドイッチ型等の受
光素子を絶縁基板上にアレイ状に配置して構成され、前
記各受光素子に生じた電荷を密着型イメージセンサが形
成された絶縁基板近傍位置に配置された駆動ＩＣにより
順次時系列的に抽出して画像信号を得ている。上記密着
型イメージセンサは、例えば図１０に示しように、大型
絶縁基板１上に薄膜プロセスによりライン状に配列され
た複数のセンサアレイ１１を形成し、大型絶縁基板１を
センサアレイ１１に沿った線を含む切断線２で切断する
ことにより長方形の各センサ基板３上に形成された密着
型イメージセンサを得ていた。このような構造の密着型
イメージセンサには、駆動用ＩＣ（図示せず）の個数の
削減を図るため、前記センサアレイ１１を複数のブロッ
クに分割し、センサアレイ１１を構成する複数の受光素
子は、各受光素子に対応する薄膜トランジスタ素子から
成るスイッチング素子アレイ１２を介して多層配線１３
によりブロック毎に駆動ＩＣにマトリックス接続された
ものが提案されている。この密着型イメージセンサによ
れば、各ブロックを構成する受光素子おいて光電流によ
り生じた電荷をブロック毎に薄膜トランジスタ素子を選
択的に導通させて多層配線中に形成された配線容量に一
時的に転送し、該転送された蓄積電荷が駆動ＩＣにより
時系列的に読み取られ、この動作が各ブロック毎に行な
われる。

【０００３】複数の密着型イメージセンサが形成される
大型絶縁基板１は、薄膜着膜プロセスの装置の関係から
外寸及びセンサ等のパターン形成可能エリア４が標準化
されている。センサアレイ１１幅をある程度の長さとし
、一つの大型絶縁基板１から効率よく複数のセンサ基板
３を形成するために、外部の駆動ＩＣと接続するための
配線が形成されたＩ／Ｏ部（入出力エリア）２０部分を
、各センサ基板３の一端側に配置させている。

【０００４】

【発明が解決しようとする課題】しかしながら、Ｉ／Ｏ
部２０の各配線（１ブロックを構成する受光素子の数に
対応する信号線、ブロック数に対応する薄膜トランジス
タ素子のゲート制御線、バイアス電圧供給線等）は多数
存在するため、図１０に示すように、各センサ基板３の
端部の三辺に沿って形成する必要があった。そのため、
各センサ基板３において、薄膜プロセスで何も形成され
ないパターン不在部５が生じてしまう。このパターン不
在部５の存在は、結果としてセンサレイ１１に直交する
方向のセンサ基板３幅を大きくし、大型絶縁基板１から
のセンサ基板３の取り数を少なくするという問題点があ
った。

【０００５】本発明は上記実情に鑑みてなされたもので
、大型絶縁基板上に形成された大面積デバイスを切断し
て得られる電子デバイスの基板の形状及びレイアウトを
工夫することにより、大面積デバイスからより多くのデ
バイスエレメントを得ることのできる電子デバイスの製
造方法を提供することを目的としている。

【０００６】

【課題を解決するための手段】上記従来例の問題点を解
消するため本発明に係る電子デバイスの製造方法は、大
面積デバイスから少なくとも２つのデバイスエレメント
を製造する電子デバイスの製造方法において、以下に示
すようにデバイスエレメントを得ることを特徴としてい
る。大面積デバイスを構成する原基板上の一端近傍に第
１のデバイスエレメントを構成する第１の入出力エリア
を、他端近傍に第２のデバイスエレメントを構成する第
２の入出力エリアをそれぞれ設ける。第１の入出力エリ
アと第２の入出力エリアとの間で前記第１のデバイスエ
レメントを構成する第１の機能エリアと第２のデバイス
エレメントを構成する第２の機能エリアとを対向するよ
うに前記原基板上に設ける。前記第１の入出力エリアと
第２の機能エリアとの間の前記大面積デバイスの一側面
から始まり、且つ前記第２の入出力エリアと第１の機能
エリアとの間の前記大面積デバイスの他側面で終わる切
断線に沿って前記大面積デバイスを切断する。

【０００７】

【作用】本発明方法によれば、デバイスエレメントの入
出力エリアを原基板の両端側にそれぞれ設け、該入出力
エリア間に２つの機能エリアを設け、前記各入出力エリ
ア及び各機能エリアが分離されるように原基板を切断線
に沿って切断するので、機能エリアが形成されない原基
板面部分を減少させ、原基板面の有効利用を図ることが
できる。

【０００８】

【実施例】本発明の電子デバイスの製造方法の一実施例
について図１を参照しながら説明する。図１において、
図１０と同一構成をとる部分については同一符号を付し
ている。大型絶縁基板１上の一端近傍を基板上に形成さ
れる第１のデバイスエレメントの入出力エリアとし、多
数の信号線から成る第１のＩ／Ｏ部２１ａ，２１ｂ，２
１ｃを設ける。また、大型絶縁基板１上の他端近傍も第
２のデバイスエレメントの入出力エリアとし、前記第１
のＩ／Ｏ部と相対向するように第２のＩ／Ｏ部２１´ａ
，２１´ｂ，２１´ｃを設ける。そして，第１のＩ／Ｏ
部２１と第２のＩ／Ｏ部２１´との間に位置する大型絶
縁基板１上には、第１のデバイスエレメントとなる第１
の機能エリア１０ａ，１０ｂ，１０ｃと、第２のデバイ
スエレメントとなる第２の機能エリア１０´ａ，１０´
ｂ，１０´ｃとがそれぞれ対向するように配置形成され
、大面積デバイスを構成している。各機能エリア１０は
、多数の受光素子を配列したセンサアレイ１１と、前記
各受光素子に接続される薄膜トランジスタ素子を配列し
たスイッチング素子アレイ１２と、前記各薄膜トランジ
スタ素子とＩ／Ｏ部２１とを接続する多層配線１３とが
薄膜プロセスにより形成されている。センサアレイ１１
は、例えば、共通電極となる帯状の下部電極と、酸化イ
ンジウム・スズ（ＩＴＯ）等の透明導電膜から成り画素
毎に分離形成された上部電極とで、水素化アモルファス
シリコン（ａ−Ｓｉ：Ｈ）膜を挟んだサンドイッチ構造
で構成されている。そして、大型絶縁基板１をその一辺
に沿って３つの長方形状基板に分割する直線切断線３１
と、第１の機能エリア２１と第２の機能エリア２１´と
を分割する屈曲切断線３２に沿って切断することにより
、１つの大型絶縁基板１から６つの密着型イメージセン
サを得ている。屈曲切断線３２は、直線切断線３１によ
り分割された各長方形状基板の第１のＩ／Ｏ部２１と第
２の機能エリア１０´との間の一側面から始まり前記長
方形状基板の中央位置まで短手方向に沿った切断線３３
と、該切断線３３に直交し第１の機能エリア１０と第２
の機能エリア１０´間を長方形基板の長手方向に沿う切
断線３４と、第２のＩ／Ｏ部２１´と第１の機能エリア
１０との間に配され、且つ前記切断線３４に直交し切断
線３３と反対方向に配されて長方形状基板の他側面で終
わる切断線３５とから構成されている。従って、各密着
型イメージセンサとなるセンサ基板３は、図１０に示す
従来例に比較してＩ／Ｏ部２１分だけ図の横方向に長く
なる。しかし、標準化された大型絶縁基板１においては
、薄膜プロセスによるパターン形成可能エリア４にもと
もと余裕があるので、その範囲内に配置可能な長さのセ
ンサ基板３なら支障がない。

【０００９】以上のようにして得られたセンサ基板３は
、図２に示すように、支持板６上に配置され、センサ基
板３のＩ／Ｏ部２１は、例えばガラスエポキシ基板７に
形成されたプリント配線８に例えばボンディングワイヤ
（図示せず）を介して接続されることにより画像読取装
置を構成する。前記プリント配線８は、薄膜トランジス
タ素子をブロック毎に導通させたり信号電荷を時系列に
抽出する駆動ＩＣ９や、機能エリア１０内のセンサアレ
イの共通電極にバイアス電圧を印加する電源等に接続さ
れている。駆動ＩＣ９に接続された状態でのイメージセ
ンサの等価回路は、図３に示すようになる。すなわち、
センサアレイ１１を構成する各受光素子は、フォトダイ
オードとコンデンサとを並列に接続した回路により等価
的にあらわせ、各受光素子に接続された薄膜トランジス
タ素子は、多層配線１３を介してブロック毎に駆動ＩＣ
９に対して並列になるようにマトリックス状に接続され
ている。また、薄膜トランジスタ素子のゲート電極は、
ブロック毎に共通となるゲート信号線に接続され、各ゲ
ート信号線は駆動ＩＣのゲート信号発生器に接続されて
いる。従って、図中点線で囲まれた部分がＩ／Ｏ部２１
に該当する。

【００１０】この等価回路を基にイメージセンサにおけ
る画像読み取りについて簡単に説明する。密着型イメー
ジセンサのセンサアレイ１１上に原稿面を配置し、原稿
面からの反射光により各受光素子に発生した電荷は、薄
膜トランジスタ素子がブロック毎に選択的にオンとなる
ことにより、各ブロックを構成する受光素子に発生した
電荷が多層配線１３中に形成された配線容量ＣＬに転送
され、駆動用ＩＣ９内のスイッチング動作により前記転
送電荷による多層配線１３の各共通信号線１３´の電位
を時系列的に検出して１ブロックの画像情報を読み取る
。この動作をブロック毎に順次行なうことにより、原稿
面の１ラインに対応する画像信号を得る。

【００１１】上記実施例によれば、大型絶縁基板１の両
端にＩ／Ｏ部２１を配置し、屈曲切断線３２に沿って切
断することにより、大型絶縁基板１上における薄膜プロ
セスによるパターン形成部分の有効利用を図ることによ
り、従来例における１個分のセンサ基板幅で２個のセン
サ基板３を得ることができ、大型絶縁基板１から得られ
るセンサ基板３の数を増加させて密着型イメージセンサ
単体のコストの軽減を図ることができる。また、実施例
では、薄膜トランジスタ素子を用いたマトリックス駆動
のイメージセンサを例に説明したが、これに限定する必
要はなく、機能エリア１０及びＩ／Ｏ部２１が薄膜プロ
セスで形成され、Ｉ／Ｏ部２１がセンサ基板３端部に形
成可能な構造のイメージセンサやプリンタヘッド等に適
用することができる。

【００１２】図４及び図５は本発明の他の実施例であり
、それぞれ図１の変形を示している。図４の実施例では
、図１の屈曲切断線３２の直角部分を円弧状にし、全体
としてＳ字形を成すＳ字切断線４１により、第１の機能
エリア１０及び第１のＩ／Ｏ部２１が形成されたセンサ
基板３と、第２の機能エリア１０´及び第２のＩ／Ｏ部
２１´が形成されたセンサ基板３とを分割するようにし
ている。他の構成は図１と同様であり同一符号を付して
説明を省略する。また、図５の実施例では、図１の屈曲
切断線３２を構成する切断線３３と切断線３４、切断線
３５と切断線３４との交差角度θを鈍角に設定したもの
である。他の構成は図１と同様であり同一符号を付して
説明を省略する。

【００１３】図６は、機能エリア１０の長尺方向に沿う
切断線５１と、前記切断線５１と平行に配置されＩ／Ｏ
部２１同士を分割する切断線５２と、前記切断線５１及
び切断線５２と直交しＩ／Ｏ部２１近傍に配置された切
断線５３とにより、大型絶縁基板１から得られる各セン
サ基板３の形状をＴ型にしたものである。他の構成は図
１と同様であり同一符号を付して説明を省略する。

【００１４】図７は、図１のセンサ基板３に形成された
Ｉ／Ｏ部２１よりもＩ／Ｏ部２１の配線本数が少ない場
合の適用例であり、図１のセンサ基板３に比較してＩ／
Ｏ部２１のエリア面積を小さくしている。従って、本実
施例を適用しても、従来例の方法により大型絶縁基板１
からＩ／Ｏ部２１幅を有する長方形状のセンサ基板３を
複数個取り出すのに比較して２倍の個数のセンサ基板３
を得ることはできないものの、大型絶縁基板１面上を効
率よく利用することができる。他の構成は図１と同様で
あり同一符号を付して説明を省略する。

【００１５】図８は本発明を、大型絶縁基板１を分割し
て得られる各センサ基板３の両側に前記Ｉ／Ｏ部２１を
分けてＩ／Ｏ部２２として配置した実施例に示す。すな
わち、センサ基板３の両側に同方向に突出したＩ／Ｏ部
２２が形成されている。このセンサ基板３は、Ｉ／Ｏ部
２１を分割することにより、１つのＩ／Ｏ部２２の幅を
細くでき、前記した駆動ＩＣを機構エリア１０の両側に
配置することとなる。このようなセンサ基板３を得る場
合、大型絶縁基板１において、２組のセンサ基板３が突
出部分の幅だけずらして突出側が相対向する配置するよ
う切断線６１が形成されている。他の構成は図１と同様
であり同一符号を付して説明を省略する。本実施例によ
れば、２組のセンサ基板３の中央部に不要領域６２が生
じ、また、従来例の方法により片側にＩ／Ｏ部２１が形
成された長方形状のセンサ基板を複数個（３個）取り出
すのに比較して２倍の個数のセンサ基板を得ることはで
きないものの、４つのセンサ基板３を得ることができ、
大型絶縁基板１面上を効率よく利用することができる。 また、単にセンサ基板３の両側にＩ／Ｏ部２２が配置さ
れた長方形状のセンサ基板を配列するのに比較しても、
大型絶縁基板１面上を効率よく使用することができる。

【００１６】図９も図８と同様に、大型絶縁基板１を分
割して得られる各センサ基板３の両側にＩ／Ｏ部２２を
配置した実施例に示す。本実施例では、センサ基板３の
両側に互に反対方向に突出したＩ／Ｏ部２２が形成され
ている。また、図８の実施例と同様に、大型絶縁基板１
において、２組のセンサ基板３が突出部分の幅だけずら
して対向して切断線６３が形成されている。他の構成は
図８と同様であり同一符号を付して説明を省略する。本
実施例によれば、２組のセンサ基板３に不要領域６２が
生じ、また、従来例の方法により片側にＩ／Ｏ部２１が
形成された長方形状のセンサ基板を複数個（３個）取り
出すのに比較して２倍の個数のセンサ基板を得ることは
できないものの、４つのセンサ基板３を得ることができ
、大型絶縁基板１面上を効率よく利用することができる
。

【００１７】以上述べた実施例によると、大型絶縁基板
１を切断して得られるセンサ基板３の形状を長方形状で
なく異形とし、２個を１組として対向配置して配列を工
夫することにより、大型絶縁基板１面の有効利用を図る
。従って、標準化された一定の大きさの大型絶縁基板１
を切断して得られるセンサ基板３の個数を多くすること
ができる。一般に標準化された一定の大きさの大型絶縁
基板１上に薄膜プロセスによる半導体等の形成コストは
一定であるので、本発明方法を適用することにより、セ
ンサ基板３の１個当りの単価を安価にすることができる
。

【００１８】

【発明の効果】本発明方法によれば、デバイスエレメン
トの入出力エリアを原基板の両端側にそれぞれ設け、該
入出力エリア間に２つの機能エリアを設け、前記各入出
力エリア及び各機能エリアが分離されるように原基板を
切断線に沿って切断してセンサ基板を得るので、機能エ
リアが形成されない原基板面部分を減少させ、原基板面
の有効利用を図ることができ、原基板から得られるセン
サ基板の個数を増加させることができる。その結果、セ
ンサ基板１個当りの単価を安価にすることができる。

【図面の簡単な説明】

【図１】　　本発明方法の一実施例を説明するための大
型絶縁基板の平面説明図である。

【図２】　　画像読取装置の平面説明図である。

【図３】　　マトリックス駆動のイメージセンサの等価
回路図である。

【図４】　　本発明方法の他の実施例を説明するための
大型絶縁基板の平面説明図である。

【図５】　　本発明方法の他の実施例を説明するための
大型絶縁基板の平面説明図である。

【図６】　　本発明方法の他の実施例を説明するための
大型絶縁基板の平面説明図である。

【図７】　　本発明方法の他の実施例を説明するための
大型絶縁基板の平面説明図である。

【図８】　　本発明方法の他の実施例を説明するための
大型絶縁基板の平面説明図である。

【図９】　　本発明方法の他の実施例を説明するための
大型絶縁基板の平面説明図である。

【図１０】　　従来方法を説明するための大型絶縁基板
の平面説明図である。

【符号の説明】

１…大型絶縁基板、　　３…センサ基板、　　１０…第
１の機能エリア、　　１０´…第２の機能エリア、　　
２１…第１のＩ／Ｏ部、　　２１´…第２のＩ／Ｏ部、
３１…直線切断線、　　３２…屈曲切断線

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　大面積デバイスから少なくとも２つの
   デバイスエレメントを製造する電子デバイスの製造方法
   において、前記大面積デバイスを構成する原基板上の一
   端近傍に第１のデバイスエレメントを構成する第１の入
   出力エリアを、他端近傍に第２のデバイスエレメントを
   構成する第２の入出力エリアをそれぞれ設け、該第１の
   入出力エリアと第２の入出力エリアとの間で前記第１の
   デバイスエレメントを構成する第１の機能エリアと第２
   のデバイスエレメントを構成する第２の機能エリアとを
   対向するように前記原基板上に設け、前記第１の入出力
   エリアと第２の機能エリアとの間の前記大面積デバイス
   の一側面から始まり、且つ前記第２の入出力エリアと第
   １の機能エリアとの間の前記大面積デバイスの他側面で
   終わる切断線に沿って前記大面積デバイスを切断する電
   子デバイスの製造方法。