JPH0324823B2 - - Google Patents
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- JPH0324823B2 JPH0324823B2 JP56126452A JP12645281A JPH0324823B2 JP H0324823 B2 JPH0324823 B2 JP H0324823B2 JP 56126452 A JP56126452 A JP 56126452A JP 12645281 A JP12645281 A JP 12645281A JP H0324823 B2 JPH0324823 B2 JP H0324823B2
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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Description
【発明の詳細な説明】
本発明はフアクシミリ、ゼログラフイ等の画像
処理装置に関するものである。
処理装置に関するものである。
従来、例えば原稿読取りヘツドの如く画像処理
装置に使用されている撮像素子としてはMOSフ
オトダイオードアレイ、あるいはCCDイメージ
センサが有る。これらはIC技術により作製され
るため、素子自体の大きさは小さく、その為原稿
等を読取る場合、光学系により原稿像を縮小する
必要が有る。その結果、一般的に装置の小型化が
困難であるという欠点を有する。
装置に使用されている撮像素子としてはMOSフ
オトダイオードアレイ、あるいはCCDイメージ
センサが有る。これらはIC技術により作製され
るため、素子自体の大きさは小さく、その為原稿
等を読取る場合、光学系により原稿像を縮小する
必要が有る。その結果、一般的に装置の小型化が
困難であるという欠点を有する。
一方撮像素子の大きさを原稿幅とし、光学系と
してオプチカル・フアイバ・アレイ又はレンズア
レイを用いて、一対一結像を行ない、原稿を読取
る方式が有る。この場合の撮像素子は、光導電材
料をガラス等絶縁基板上に蒸着等の方法により作
製したものである。この方式によれば、結像光学
長が短くて済むため、装置の小型化を計ることが
可能である。
してオプチカル・フアイバ・アレイ又はレンズア
レイを用いて、一対一結像を行ない、原稿を読取
る方式が有る。この場合の撮像素子は、光導電材
料をガラス等絶縁基板上に蒸着等の方法により作
製したものである。この方式によれば、結像光学
長が短くて済むため、装置の小型化を計ることが
可能である。
しかし、撮像素子を走査駆動するための回路に
難点がある。この理由を第１図に従つて説明す
る。
難点がある。この理由を第１図に従つて説明す
る。
第１図において受光素子１はSe−Te−Asある
いはａ−Si等の非晶質あるいはCdS、CdSe等の
多結晶の光導電半導体薄膜により作られたもの
で、フオトダイオード１ａおよびコンデンサ１ｂ
により構成される。
いはａ−Si等の非晶質あるいはCdS、CdSe等の
多結晶の光導電半導体薄膜により作られたもの
で、フオトダイオード１ａおよびコンデンサ１ｂ
により構成される。
受光素子１に入射した光量に応じてフオトダイ
オードが導通する結果コンデンサーのプラスとマ
イナスが中和され、コンデンサ１ｂに蓄えられた
電荷を放電し、ある一定期間ごとにシフトレジス
タ３によりMOS型FET２を順次ONにし、コン
デンサ１ｂを再充電し、その際の電流を出力端子
４にて検出することにより光情報を読出す。
オードが導通する結果コンデンサーのプラスとマ
イナスが中和され、コンデンサ１ｂに蓄えられた
電荷を放電し、ある一定期間ごとにシフトレジス
タ３によりMOS型FET２を順次ONにし、コン
デンサ１ｂを再充電し、その際の電流を出力端子
４にて検出することにより光情報を読出す。
上記のような撮像素子により原稿像を読取る場
合、受光素子１は６〜10ケ／mmの密度で1000〜
2000ケ程度の数が必要となり、同時にMOSFET
２も同数だけ必要となる。受光素子１はマスク蒸
着等の方法で作製されるものであるため、多量の
素子数であつても容易に作製可能であるがMOS
型FET２は個別素子であるため、受光素子１と
の接続が不可欠である。第２図にその一例を示
す。
合、受光素子１は６〜10ケ／mmの密度で1000〜
2000ケ程度の数が必要となり、同時にMOSFET
２も同数だけ必要となる。受光素子１はマスク蒸
着等の方法で作製されるものであるため、多量の
素子数であつても容易に作製可能であるがMOS
型FET２は個別素子であるため、受光素子１と
の接続が不可欠である。第２図にその一例を示
す。
第２図において受光素子１が８ケ並んでいる場
合を示している。上記受光素子の駆動のために、
MOS型FETが集積されたICチツプ５を用いる場
合、受光素子１からICチツプ５まで配線７を設
ける必要があり、かつICと配線を接続する為に、
例えば配線パッド８とICパツド９をボンデイン
グワイヤ６により接続する必要が有る。このた
め、ICを収納するための面積を要すると共に配
線を引き回すためのかなりの面積が必要となる。
又、ボンデイングワイヤ等による接続本数が膨大
であるため、素子作製の歩留が悪く、実用化が困
難である。
合を示している。上記受光素子の駆動のために、
MOS型FETが集積されたICチツプ５を用いる場
合、受光素子１からICチツプ５まで配線７を設
ける必要があり、かつICと配線を接続する為に、
例えば配線パッド８とICパツド９をボンデイン
グワイヤ６により接続する必要が有る。このた
め、ICを収納するための面積を要すると共に配
線を引き回すためのかなりの面積が必要となる。
又、ボンデイングワイヤ等による接続本数が膨大
であるため、素子作製の歩留が悪く、実用化が困
難である。
本発明は前記の従来技術の欠点を解決したもの
で、受光素子とICチツプとの接続の問題を解決
した画像処理装置を提供するものである。
で、受光素子とICチツプとの接続の問題を解決
した画像処理装置を提供するものである。
本発明は前記光導電半導体薄膜が形成される基
板内に、前記駆動回路素子を内蔵していることに
特徴を有するものである。
板内に、前記駆動回路素子を内蔵していることに
特徴を有するものである。
即ち従来技術に見られるように、基板上にIC
チツプを平行な状態で塔載し配線接続するのでは
なく、基板の受溝内に多数のICチツプを垂直に
並べ、それ自体を画像処理装置として用いること
を特徴としている。
チツプを平行な状態で塔載し配線接続するのでは
なく、基板の受溝内に多数のICチツプを垂直に
並べ、それ自体を画像処理装置として用いること
を特徴としている。
発明の詳細を図面と共に以下に詳述する。
第３図ａは前記駆動回路が集積化されたICチ
ツプ５、第３図ｂはその等価回路を示す。
ツプ５、第３図ｂはその等価回路を示す。
第３図の実施例ではICチツプ５の中に４個の
MOS型FET２とシフトレジスタ３が回路部１８
に内蔵されている。回路部１８より引き出される
入出力端子１０，１１，…１６，１７はチツプ５
の一つの端面まで引き出されており、チツプ５の
端面と入出力端子１０，…１７の端部は同一面上
に有る。前記回路部１８及び入出力端子１０…１
７の配線部は絶縁膜１９により覆われている。
MOS型FET２とシフトレジスタ３が回路部１８
に内蔵されている。回路部１８より引き出される
入出力端子１０，１１，…１６，１７はチツプ５
の一つの端面まで引き出されており、チツプ５の
端面と入出力端子１０，…１７の端部は同一面上
に有る。前記回路部１８及び入出力端子１０…１
７の配線部は絶縁膜１９により覆われている。
上記のICチツプ５を第４図に示すようなチツ
プ収納受溝２０を有する絶縁性の基板２１に並列
配列し、その配列長が原稿幅相当になるように形
成することにより駆動回路素子が内蔵されること
となる。
プ収納受溝２０を有する絶縁性の基板２１に並列
配列し、その配列長が原稿幅相当になるように形
成することにより駆動回路素子が内蔵されること
となる。
次に前記駆動回路素子が内蔵された基板２１に
画像読取素子列としての薄膜受光素子部を作る方
法について第５図ａ，ｂ，ｃにその概要を示す。
画像読取素子列としての薄膜受光素子部を作る方
法について第５図ａ，ｂ，ｃにその概要を示す。
第５図ａは第４図において示される基板であ
る。第５図ｂに示すようにこの上にガラス・セラ
ミツクあるいは有機膜による絶縁膜２２を設け入
出力端子１０〜１７に相当する部分にスルーホー
ル２３を形成する。更にその上に金属を蒸着後フ
オトリソグラフイーを行なうかあるいはスクリー
ン印刷することにより導体配線２４を形成する。
導体配線２４のうち２５の部分は受光素子の下地
電極となり、また２６の部分は外部端子となり、
前記下地電極２５の上に光導電薄膜及び透明導電
体から成る上記電極を形成することにより受光素
子部が形成される。ここに於いて光導電膜は下地
電極と、光導電膜上に形成される透明共通電極に
よりコンデンサーが形成され、かつフオトダイオ
ードとしての働きを持つ素子が形成される。
る。第５図ｂに示すようにこの上にガラス・セラ
ミツクあるいは有機膜による絶縁膜２２を設け入
出力端子１０〜１７に相当する部分にスルーホー
ル２３を形成する。更にその上に金属を蒸着後フ
オトリソグラフイーを行なうかあるいはスクリー
ン印刷することにより導体配線２４を形成する。
導体配線２４のうち２５の部分は受光素子の下地
電極となり、また２６の部分は外部端子となり、
前記下地電極２５の上に光導電薄膜及び透明導電
体から成る上記電極を形成することにより受光素
子部が形成される。ここに於いて光導電膜は下地
電極と、光導電膜上に形成される透明共通電極に
よりコンデンサーが形成され、かつフオトダイオ
ードとしての働きを持つ素子が形成される。
以上述べたように本発明によれば、ICチツプ
と配線とを接続するために特別な方法を取ること
なく、配線を形成する時に同時に接続もなされる
ため、従来技術に比較して、素子作製プロセスが
非常に簡単となる。
と配線とを接続するために特別な方法を取ること
なく、配線を形成する時に同時に接続もなされる
ため、従来技術に比較して、素子作製プロセスが
非常に簡単となる。
又、入出力端部が配列された一端面を上面とし
て複数個のICチツプを積層収納したことにより、
ICチツプは収納面積が大幅に低減される。更に
基板に対して垂直に配置される為、実装密度を高
くすすることが出来、かつ配線のスペースも制約
されることがないというように多大な利点を有す
る。又、駆動用回路素子はスルーホールを介して
外部端子群及び画像読取素子列または画像形成素
子列と接続され、ボンデイングワイヤ等の接続本
数が削減されることにより、素子作製の歩留が向
上する。本発明により原稿幅大のイメージセンサ
を小型化することができ、かつ実装を単純化する
ことが出来るため、素子作製の歩留りが向上し、
信頼性の高い画像処理装置を得ることができる。
て複数個のICチツプを積層収納したことにより、
ICチツプは収納面積が大幅に低減される。更に
基板に対して垂直に配置される為、実装密度を高
くすすることが出来、かつ配線のスペースも制約
されることがないというように多大な利点を有す
る。又、駆動用回路素子はスルーホールを介して
外部端子群及び画像読取素子列または画像形成素
子列と接続され、ボンデイングワイヤ等の接続本
数が削減されることにより、素子作製の歩留が向
上する。本発明により原稿幅大のイメージセンサ
を小型化することができ、かつ実装を単純化する
ことが出来るため、素子作製の歩留りが向上し、
信頼性の高い画像処理装置を得ることができる。
本実施例に於いては１素子中は４ビツトを設け
幅が0.4mmとしたことから解像力として10本／mm
のものをコンパクトに得る事ができた。この場合
の素子の個数は525個であつた。
幅が0.4mmとしたことから解像力として10本／mm
のものをコンパクトに得る事ができた。この場合
の素子の個数は525個であつた。
本発明に用いられた素子の寸法は、第３図に於
いてICチツプ全体の大きさとして、長さｌ＝３
mm、厚みｔ＝0.4mm、幅ｗ＝２mmと非常に小さい
ものであり、これらの素子を第４図に示す如き配
置をおこない積層して素子基板とした時の寸法も
幅Ｗ＝10mm、長さＬ＝210mm（A4短手）厚みＴ＝
５mmとなり大巾な小型化がはかれる。
いてICチツプ全体の大きさとして、長さｌ＝３
mm、厚みｔ＝0.4mm、幅ｗ＝２mmと非常に小さい
ものであり、これらの素子を第４図に示す如き配
置をおこない積層して素子基板とした時の寸法も
幅Ｗ＝10mm、長さＬ＝210mm（A4短手）厚みＴ＝
５mmとなり大巾な小型化がはかれる。
これに対し、従来の装置では第２図のものが受
光素子部を中心として左右に配置される結果、幅
40mm、厚み６〜８mm、長さ210mmとかなり大型化
されるのがさけられない。
光素子部を中心として左右に配置される結果、幅
40mm、厚み６〜８mm、長さ210mmとかなり大型化
されるのがさけられない。
尚本発明の実施例では受光素子とドライバーの
組合せを中心にして述べたが、、ドライバーを変
えることにより受光素子部を、例えば静電記録に
於ける画像形成素子列、即ち多針電極または感熱
ヘツドとすることもできる。
組合せを中心にして述べたが、、ドライバーを変
えることにより受光素子部を、例えば静電記録に
於ける画像形成素子列、即ち多針電極または感熱
ヘツドとすることもできる。
さらに本発明にあつてはスイツチング素子、シ
フトレジスターは駆動に際して発熱を伴わないの
で第４図で示す積層に於いては素子相互に冷却の
為の空隙を設ける必要がなく、小型化に寄与する
事ができる。
フトレジスターは駆動に際して発熱を伴わないの
で第４図で示す積層に於いては素子相互に冷却の
為の空隙を設ける必要がなく、小型化に寄与する
事ができる。
第１図は大型イメージセンサの等価回路、第２
図は従来技術によるICチツプの配線の接続図、
第３図ａ，ｂはそれぞれ本発明によるICチツプ
の斜視図及び回路図、第４図は本発明によるIC
チツプの配列方法を示す斜視図、第５図ａ，ｂお
よびｃは本発明による実装方法を示す平面図。 図中符号、１…受光素子、２…MOS型FET、
３…シフトレジスタ、４…出力端子、５…ICチ
ツプ、６…ボンデイングワイヤ、７…配線、８…
配線パツド、９…チツプパンド、１０〜１３…入
力、１４…出力、１５…シフト入力、１６…シフ
ト出力、１７…クロツク入力、１８…回路部、１
９…絶縁膜、２０…収納受溝、２１…基板。
図は従来技術によるICチツプの配線の接続図、
第３図ａ，ｂはそれぞれ本発明によるICチツプ
の斜視図及び回路図、第４図は本発明によるIC
チツプの配列方法を示す斜視図、第５図ａ，ｂお
よびｃは本発明による実装方法を示す平面図。 図中符号、１…受光素子、２…MOS型FET、
３…シフトレジスタ、４…出力端子、５…ICチ
ツプ、６…ボンデイングワイヤ、７…配線、８…
配線パツド、９…チツプパンド、１０〜１３…入
力、１４…出力、１５…シフト入力、１６…シフ
ト出力、１７…クロツク入力、１８…回路部、１
９…絶縁膜、２０…収納受溝、２１…基板。
Claims (1)
- １ 一端面に駆動用回路素子の入出力端部が配列
されたICチツプと、該ICチツプの一端面を上面
として複数の該ICチツプを積層収納する受溝を
有する基板と、前記ICチツプを被覆する絶縁体
と、該絶縁体上に形成された導体配線、外部端子
群及び画像読取素子列または画像形成素子列とを
有し、前記導体配線は、前記絶縁体に形成された
スルーホールを介して前記ICチツプの入出力端
部に接続され、かつ前記外部端子群及び画像読取
素子列または画像形成素子列と接続されてなるこ
とを特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56126452A JPS5829265A (ja) | 1981-08-12 | 1981-08-12 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56126452A JPS5829265A (ja) | 1981-08-12 | 1981-08-12 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5829265A JPS5829265A (ja) | 1983-02-21 |
| JPH0324823B2 true JPH0324823B2 (ja) | 1991-04-04 |
Family
ID=14935562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56126452A Granted JPS5829265A (ja) | 1981-08-12 | 1981-08-12 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5829265A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5504065B2 (ja) * | 2010-06-17 | 2014-05-28 | 日本放送協会 | 撮像装置 |
-
1981
- 1981-08-12 JP JP56126452A patent/JPS5829265A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5829265A (ja) | 1983-02-21 |
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