JPS5829265A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はファクシミリ、ゼログラフィ等の画像処理装置
に関するものである。

従来、例えば原稿読取りヘッドの如く画像処理装置に使
用されている撮像素子としてはＭＯＳフォトダイオ−・
ドアレイ、あるいはｏｃＤイメージセンサが有る。これ
らは工０技術により作製されるため、素子自体の大きさ
は小さく、その為原稿等を読取る場合、光学系により原
稿像を縮小する必要が有る。その結果、一般的に装置の
小型化が困醸であるという欠点を有する。

一方撮像素子の大きさを原稿幅とし、光学系としてオプ
チカル・ファイバΦアレイ又はレンズアレイを用いて、
一対一結像を行ない、原稿を読取る方式が有る。この場
合の撮像素子は、光導電材料をガラス等絶縁基板上に蒸
着等の方法により件部したものである。この方式によれ
ば、結像光学長が短くて済むため、製電の小型化を計る
ことが可能である。　　　゛ しかし、撮像素子を走査駆動するための回路に難点があ
る。この理由を第１図に従って説明する。

第１図において受光素子１はＳ・−！・−ムｌあるいは
ａ　−８１等の非晶質あるいは０（１８，０ｄＬＥｉ＠
等の多結晶の光導電半導体薄膜により作られたもので、
フォトダイオード１ａおよびコンデンサ１ｂにより構成
される。

受光素子１に入射した光量に応じてフォトダイオードが
導通する結果コンデンサーのプラスとマイナスが中和さ
れ、コンデンサ１ｂに蓄えられた電荷を放電し、ある一
定期間ごとにシフＦレジス＃３によりｍｏｓをｙｍｔ２
を順次ＯＸにし、コンデンサ１ｂを再充電し、その際の
電流を出力端子４にて検出することにより光情報を読出
す。

上記のような撮像素子により原稿像を読取る場合、受光
素子１は６〜１０ケ／　ｍ　ＩＩの密度で１０００〜２
０００り程度の数が必要となり、同時にＭＯ１９１１Ｔ
２も同数だけ必要となる。受光素子１はマスク蒸着等の
方法で作製されるものであるため、多量の素子数であっ
ても容易に作製可能であるがＭｏ５ｇν１〒２は個別素
子であるため、受光素子１との接続が不可欠である。第
２図にその一例を示す。

第２図において受光素子１が８ヶ並んでいる場合を示し
ている。上記受光素子の駆動のために、ＭＯ８ｉ１１１
ＦＩＴが集積されたＩＣチップ５を用いる場合、受光素
子１からＩＣチップ５まで配線７を設ける必要があり、
かつＩＯと配線を接続する為に、例えば配線パッド８と
ｘＯバッド９をボンデインダワイヤ６により接続する必
要が有る。このため、ｘＯを収納するための面積を要す
ると共に配線を引き回すためのかなりの面積が必要とな
る。又、ポンディングワイヤ略による接続本数が膨大で
あるため、素子作製の歩留が悪く、実用化が田園である
。

本発明は前記の従来技術の欠点を解決したもので、受光
素子とＩＣチップとの接続の問題を解決した画像処理装
置を提供するものである。

本発明は前記光導電半導体薄膜が形成される基板内に、
前記駆動回路素子を内蔵していることに特徴を有するも
のである。

即ち従来技術に見られるように、基板上に工０チップを
平行な状態で塔載し配線接続するのではなく、基板の受
溝内に多数のＩＣチップを垂直に並べ、それ自体を画像
処理装置として用いることを特徴としている。

発明の詳細を図面と共に以下に詳述する。

第３図−）は前記駆動回路が集積化された工０チップ５
、第３間係）はその等価回路を示す。

第６図の実施例ではＩＣチップ５の中に４個のＭＯＢ＠
ＩＭＴ２とシフトレジスタ３が回路部１８に内蔵されて
いる。回路部１８より引き出される入出力端子１０．１
１、・・・１６．１７はチップ５の一つの端面まで引き
出されており、チップ５の端面と入出力端子１０、・・
・１７の端部は同一面上に有る０前記回路部１８及び入
出力端子１０・・・１７の配線部は絶縁膜１９により覆
われている・ 上記のＸａチップ５を第４図に示すようなチップ収納受
溝２０を有する絶縁性の基板２１に並列配列し、その配
列長が原稿幅相当になるように形成することにより駆動
回路素子が内蔵されることとなる。

次に前記駆動回路素子が内蔵された基板２１に、画像読
取素子列としての薄膜受光素子部を作る方法について＃
！５図（ａ）、　（ｂ）、　（Ｃ）にその概要を示す。

第５図伽）は第４図において示される基板である。

第５図か）に示すようにこの上にガラス・セラミックあ
るいは有機膜による絶ａｌｌＩ２２を設は入出力端子１
０〜１７に相当する部分にスルーホール２３を形成する
。更にその上に金属を蒸着後フォトリソグラフィーを行
なうかあるいはスクリーン印刷することにより導体配！
！！２４を形成する。導体配！！ｉ！２４のうち２５の
部分は受光素子の下地電極となり、この上に光導電薄膜
及び透明導電体から成る上部電極を形成することにより
受光素子部が形成される。ここに於いて光導電層は下地
電極と、光導電膜上に形成される透明共通電極によりコ
ンデンサーが形成され、かつフォトダイオードとしての
働きを持つ素子が形成される。

以上述べたように本発明によれば、ＩＣチップと配線と
を接続するために特別な方法を取ることなく、配線を形
成する時に同時に接続もなされるため、従来技術に比較
して、素子作製プロセスが非常に簡単となる。

又、工ａチップは基板に対して垂直に配置される為、実
装密度を高くすることが出来、かつ配線のスペースも制
約されることがないというように多大な利点を有する。

本発明により原稿幅大のイメージセンサを小型化するこ
とができ、かつ実装を単純化することが出来るため、素
子作製の歩留りが向上し、信頼性の高い画像処理装置を
得ることができる。

本実施例に於いては１素子中に４ビツトを設は幅が０．
４ｍｍとしたことから解像力として１０本／ｍ論のもの
をコンパクトに得る事ができた。この場合の素子の個数
は５２５個であった。

本発明に用いられた素子の寸法は、第３図に於いてＩＯ
チップ全体の大きさとして、長さｌ−３ａｍ−厚みｔ−
０，４ｍｍ、輻ｗ−２ｍｍと非常に小さいものであり、
これらの素子を第４図に示す如き配置をおこない積層し
て素子基板とした時の寸法も幅Ｗ−ＩＱｍｍ、長さＬ−
２１０ｍｍ（ム４短手）厚みＴ　ａｍ　５　ｍ　ｍとな
り大巾な小型化がはかれる。

これに対し、従来の装置では第２図のものが受光素子部
を中心として左右に配置される結果、輻４Ｑｍｍ、厚み
６〜８ｍｍ、長さ２１０ｍｍとかなり大型化されるのが
さけられない。

尚本発明の実施例では受光素子とドライバーの組合せを
中心にして述べたが、ドライバーを変えることにより受
光素子部を７、例えば静電記録に於ける両像形成素子列
、即ち多針電極または感熱ヘッドとすることもできる。

さらに本発明にあってはスイッチング素子、シフトレジ
スターは駆動に際して発熱を伴わないので第４図で示す
積層に於いては素子相互に冷却の為の空隙を設ける必要
がなく、小型化に寄与する事ができる。

【図面の簡単な説明】

第１図は大型イメージセンナの等価回路、第２図は従来
技術によるｘＯチップの配線の接読図、 第３図−）、伽）はそれぞれ本発明による工０チップの
斜視図及び回路図、 第４図は本発明によるＩＯチップの配列方法を図中符号
。 １・・受光素子　　　　２−Ｍ　ＯＢ型ＶＩＣＴ６・・
シフトレジスタ　４・・出力端子５・・ＩＯｆツブ　　
　６・・ボンディングワイヤ７・・配　線　　　　　８
・・配線パッド９・・チップパッド　１０〜１３−・入
　力１４・・出　力　　　　１５・・シフト入力１６・
・シフト出力　　１７・・クロック入力１８・・回路部
　　　　１９・・絶縁層２０・・収納溝　　　　２１・
・基　板第　　１　　　図 ３ 第　　２　　図

Claims (1)

1. 【特許請求の範囲】 ａ）一端面に駆動用回路素子の入出力端部が配列された
   工０チップと、顧端面を上面として複数の該ＩＯチップ
   が収納積層される受溝を有する基板とからなり、該複数
   の工ａチップの該端面に面する部分を絶縁体で被覆し、
   該絶縁体上の各々の工ａチップ端部の該入出力端部に対
   応する位置を貫通し、その貫通部に導電材料を充填し該
   貫通部と該単一基板端部の該入出力端部を導通せしめ該
   貫通部を含む該絶縁体上に導体配線をほどこすと共に該
   導体配線は画像読取素子列または画像形成素子列及び外
   部端子群に接続されていることを特徴とする画像処理装
   置。 （２）該駆動用回路素子は、少くともＭＯ８％！ＩＦＩ
   Ｔ及びシフトレジスタから成る事を特徴とする特許ｓ＝
   ｉ＆ｆＩ−ｔｔｓ＊ｔこ戟′ｐｙ　ｈｔ＆ｘｒｂｐｉ＊
   ’ｌ−。