JPH05244352A - イメージセンサ - Google Patents

Abstract

(57)【要約】 【目的】 マトリックス駆動のイメージセンサにおい
て、受光アレイに直交する方向における信号線引き回し
領域を小さくして小型化を図る。 【構成】 ブロック毎にマトリックス駆動して画像を読
み取るイメージセンサにおいて、前記ブロックを細分化
し、各細ブロックを構成するスイッチング素子を、細ブ
ロックを構成するスイッチング素子数に等しい数の入力
素子にマトリックス接続し、受光アレイに直交する方向
において重なって配置される信号線の数を細ブロックを
構成する受光素子数（スイッチング素子数）と同数とし
て、受光アレイに直交する方向における信号線領域を小
さくする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ファクシミリ，ディジ
タル複写機等の画像入力部に使用されるイメージセンサ
に係り、原稿長に対応する受光アレイを形成し、受光ア
レイを構成する各受光素子で発生した電荷をブロック毎
にマルチプレクサに転送して信号を読み取る方式のイメ
ージセンサに関するものである。

【０００２】

【従来の技術】従来、ファクシミリ等には、例えば原稿
等の画像情報を１対１に投影して電気信号に変換する密
着型イメ−ジセンサが使用されている。そして、投影し
た画像を多数の画素に分割し、画素に対応する各受光素
子で発生した電荷を薄膜トランジスタ（ＴＦＴ）で構成
されたスイッチング素子を使って特定のブロック単位で
各配線の配線容量に一時蓄積し、マルチプレクサ（駆動
ＩＣ）により電気信号として時系列的に順次読み出すＴ
ＦＴ駆動型イメ−ジセンサが提案されている。このＴＦ
Ｔ駆動型イメ−ジセンサは、ＴＦＴによるマトリックス
駆動を行なうことにより単一の駆動ＩＣで複数のブロッ
クの受光素子の読み取りが可能となるので、イメ−ジセ
ンサを駆動する駆動ＩＣの個数を少なくすることができ
る。

【０００３】ＴＦＴ駆動型イメ−ジセンサは、例えば、
その等価回路図を図６に示すように、複数の受光素子Ｐ
k,n を一列にライン状に配設し原稿幅と略同じ長さとし
た受光素子アレイ１と、前記各受光素子Ｐk,n に１：１
に対応する個数の薄膜トランジスタＴk,n から成る電荷
転送部２と、マトリックス状の多層配線３とを具備して
構成されている。

【０００４】前記受光素子アレイ１は、Ｋ個のブロック
の受光素子群に分割され、一つの受光素子群を形成する
ｎ個の受光素子Ｐk,n は、フォトダイオ−ドと寄生容量
により等価的に表すことができる。各受光素子Ｐk,n は
各薄膜トランジスタＴk,n のドレイン電極にそれぞれ接
続されている。そして、薄膜トランジスタＴk,n のソ−
ス電極は、マトリックス状に接続された多層配線３を介
して受光素子群毎に共通信号線４（ｎ本）にそれぞれ接
続され、更に共通信号線４はマルチプレクサ（駆動Ｉ
Ｃ）５に接続されている。各薄膜トランジスタＴk,n の
ゲ−ト電極は、制御手段（ゲ−トパルス発生回路）６に
接続され、制御信号線７を介してブロック毎に導通する
ようになっている。

【０００５】各受光素子Ｐk,n で発生する光電荷は一定
時間受光素子Ｐk,n の寄生容量と薄膜トランジスタＴk,
n のドレイン電極・ゲ−ト電極間のオ−バ−ラップ容量
に蓄積された後、薄膜トランジスタＴk,n を電荷転送用
のスイッチとして用いてブロック毎に順次多層配線３の
配線容量ＣL に転送蓄積される。すなわち、ゲ−トパル
ス発生回路６からゲ−ト信号線Ｇk を経由して伝達され
たゲ−トパルスφG1が、第１のブロックの薄膜トランジ
スタＴ1,1 〜Ｔ1,n をオンにし、第１のブロックの各受
光素子Ｐk,n で発生した電荷が各配線容量ＣL に転送蓄
積される。そして、各配線容量ＣL に蓄積された電荷に
より各共通信号線４の電位が変化し、この電圧値をマル
チプレクサ（駆動ＩＣ）５内のアナログスイッチＳＷｎ
を順次オンして時系列的に出力線の端子ＣＯＭに抽出す
る。そして、ゲ−トパルスφG2〜φGkにより第２〜第Ｋ
のブロックの薄膜トランジスタＴ2,1 〜Ｔ2,n からＴk,
1〜Ｔk,n までがそれぞれオンすることによりブロック
毎に受光素子側の電荷が転送され、順次読み出すことに
より原稿の主走査方向の１ラインの画像信号を得、ロ−
ラ等の原稿送り手段（図示せず）により原稿を移動させ
て前記動作を繰り返し、原稿全体の画像信号を得るもの
である（特開昭６３−９３５８号公報参照）。

【０００６】上記イメージセンサは、図５の簡略構成説
明図に示すように（図では簡略化のためブロック数を２
としている。）、ブロック１０及びブロック２０を構成
する受光素子Ｐ及びスイッチング素子Ｔの数をマルチプ
レクサ５の入力端子の数と同数とし、各ブロックのスイ
ッチング素子を入力端子にマトリックス状に接続して構
成されている。また、ブロック１０のスイッチング素子
Ｔのゲート部は、制御手段６の制御信号線７ａに接続さ
れ、ブロック２０のスイッチング素子Ｔのゲート部は、
制御手段６の制御信号線７ｂに接続されている。

【０００７】

【発明が解決しようとする課題】しかしながら上記構造
のイメージセンサによると、多層配線３及び共通信号線
４から成る信号線の引き回しのため、該信号線のうち副
走査方向（受光アレイに直交する方向）において重なっ
て配置される信号線の数がブロックを構成する受光素子
数（スイッチング素子数）と同数となり、該信号線の本
数増加にともない信号線引き回し領域Ａの拡大にともな
いセンサ基板が大きくなり、イメージセンサが大型化す
るとともに製造コストが上昇するという問題点があっ
た。

【０００８】本発明は上記実情に鑑みてなされたもの
で、多層配線３，共通信号線４及び制御信号線７の本数
を変化させることなしに、受光アレイに直交する方向に
おける信号線引き回し領域を小さくすることができるイ
メージセンサを提供することを目的としている。

【０００９】

【課題を解決するための手段】上記従来例の問題点を解
消するため本発明に係るイメージセンサは、受光素子と
スイッチング素子とを互に直列に接続したものをアレイ
状に複数個配列した受光アレイと、前記複数のスイッチ
ング素子を複数のブロックに分割し、ブロック単位でオ
ン・オフ制御を行なうためブロック数に等しい制御線を
有する制御手段と、各ブロックを構成するスイッチング
素子数と同数の入力端子を有するマルチプレクサとを具
備するイメージセンサにおいて、次のように構成するこ
とを特徴としている。前記ブロックを細分化して細ブロ
ックとする。各細ブロックを構成するスイッチング素子
を、細ブロックを構成するスイッチング素子数に等しい
数の入力素子にマトリックス接続する。一つのブロック
内の細ブロック同士を異なる制御線でオン・オフ制御す
る。前記入力素子を受光アレイ方向に平行となるように
配置する。

【００１０】

【作用】本発明によれば、ブロックを細分化し、各細ブ
ロックを構成するスイッチング素子を、細ブロックを構
成するスイッチング素子数に等しい数の入力素子にマト
リックス接続するようにしたので、受光アレイに直交す
る方向において重なって配置される信号線の数を細ブロ
ックを構成する受光素子数（スイッチング素子数）と同
数とすることができ、受光アレイに直交する方向におけ
る信号線引き回し領域を小さくすることができる。

【００１１】

【実施例】本発明のイメージセンサの一実施例について
図１を参照しながら説明する。図１中、図５と同一構成
をとる部分については同一符号を付している。受光素子
Ｐとスイッチング素子Ｔとを互に直列に接続したものを
アレイ状に複数個配列した受光アレイを形成する。この
受光アレイは複数のブロックに分割され、ブロック１１
及びブロック１２を構成する各スイッチング素子Ｔは、
マルチプレクサ５の右半分の入力端子にそれぞれマトリ
ックス接続されている。また、ブロック２１及びブロッ
ク２２を構成する各スイッチング素子Ｔは、マルチプレ
クサ５の左半分の入力端子にそれぞれマトリックス接続
されている。ブロック１１を構成するスイッチング素子
をオン・オフ制御する信号線８ａ及びブロック２１を構
成するスイッチング素子をオン・オフ制御する信号線９
ａは、制御信号線７ａに接続されている。また、ブロッ
ク１２を構成するスイッチング素子をオン・オフ制御す
る信号線８ｂ及びブロック２２を構成するスイッチング
素子をオン・オフ制御する信号線９ｂは、制御信号線７
ｂに接続されている。また、マルチプレクサ５の入力素
子は、受光アレイ方向に平行となるように配置してい
る。

【００１２】図１の実施例について、図５との比較にお
いて説明すると、図５の各ブロック１０，２０をそれぞ
れ２つに細分化して細ブロック１１，１２，２１，２２
とし、該各細ブロックを構成するスイッチング素子Ｔ
を、細ブロックを構成するスイッチング素子数に等しい
数（マルチプレクサ５の入力端子数の半分の数）の入力
素子にそれぞれマトリックス接続している。そして、一
つのブロック内の細ブロック同士、例えば細ブロック１
１，１２は、異なる制御信号線７ａ又は制御信号線７ｂ
でオン・オフ制御がなされる。すなわち、マルチプレク
サの入力端子がＮ個あった場合、細ブロックを構成する
受光素子及びスイッチング素子の数を図５に比較してＮ
／２とし、全体のブロック数（細ブロックの数）を２倍
としている。

【００１３】上記構造のイメージセンサで原稿画像を読
み取る場合、制御手段６の制御信号線７ａにより信号線
８ａ，９ａを介して細ブロック１１及び細ブロック２１
内のスイッチング素子Ｔがオンし、マルチプレクサ５に
より画像信号が読み取られ、次に、制御信号線７ｂによ
り信号線８ｂ，９ｂを介して細ブロック１２及び細ブロ
ック２２内のスイッチング素子Ｔがオンし、マルチプレ
クサ５により画像信号が読み取られる。従って、マルチ
プレクサ５が受光素子Ｐの右から左へ順次読み取るよう
に動作される場合、マルチプレクサ５による画像信号の
時系列信号は、ブロック１１，２１，１２，２２の順と
なるので、原稿画像に対応する画像信号とするために
は、信号処理回路（図示せず）等により順序を並び代え
る必要がある。

【００１４】上記構成によれば、ブロックを細分化し、
各細ブロックを構成するスイッチング素子Ｔを、細ブロ
ックを構成するスイッチング素子数に等しい数の入力素
子にマトリックス接続し、マルチプレクサ５の入力素子
を、受光アレイ方向に平行となるように配置しているの
で、受光アレイに直交する方向において重なって配置さ
れる信号線の数（図５ではＮ本、図１ではＮ／２本）を
細ブロックを構成する受光素子数（スイッチング素子
数）と同数とすることができ、受光アレイに直交する方
向の信号線引き回し領域Ａを小さくすることができる。

【００１５】次に、本発明に係るイメージセンサの具体
的な実施例の構成について、図２及び図３を参照しなが
ら説明する。図２はイメージセンサの平面構成説明図で
あり、図３はイメージセンサの等価回路図である。図２
ないし図４中、図１と同一構成をとる部分については同
一符号を付し、また、図３中、図６と同一構成をとる部
分については同一符号を付している。ガラス等から成る
絶縁基板１００上に、長尺状の受光アレイ１０１を形成
している。この受光アレイ１０１は、薄膜プロセスで形
成された受光素子及び薄膜トランジスタを互に直列に接
続した素子を複数個アレイ状に配列して形成されてい
る。受光素子Ｐは、例えば帯状の光電変換層を個別電極
と共通帯状電極で挟み、共通電極に逆バイアス電圧ＶB
を印加して構成されている。受光アレイ１０１は１０の
ブロック（細ブロック１１，１２，２１，２２，３１，
３２，４１，４２，５２，６１）に分割され、中央のブ
ロック１２，２１のスイッチング素子は信号線領域４´
で受光アレイに直交する信号線にそれぞれ接続され、該
信号線領域端にはパッド部１０２がそれぞれ形成されて
いる。

【００１６】隣接するブロック間においては、隣接する
ブロックを構成するスイッチング素子Ｔ同士をミアンダ
配線１０３により接続されている。ミアンダ接続は、図
３及び図４に示すように、各受光素子Ｐに接続された薄
膜トランジスタＴn,1 〜Ｔ1,n のソ−ス電極Ｓ側は、そ
れぞれミアンダ配線１０３のブロックの薄膜トランジス
タＴn ＋1,1 〜Ｔn ＋1,n にそれぞれ接続される。薄膜
トランジスタＴn,1 〜Ｔn,n と薄膜トランジスタＴn ＋
1,1 〜Ｔn ＋1,n との接続は、各薄膜トランジスタＴn,
n に接続された受光素子Ｐ同士間の主走査方向の距離の
近い順にそれぞれ接続されている。そして、ミアンダ配
線１０３は、接続距離が短い順に受光アレイ１０１側に
近づけて配置されている。すなわち、ブロック１１とブ
ロック１２の間で具体的に説明すると、最も短いミアン
ダ配線１０３₁ が受光アレイ１０１に最も近くに配置さ
れ、次にミアンダ配線１０３₂ が受光アレイ１０１に２
番目に近く配置され、このようにして最も長いミアンダ
配線１０３ｎが一番外側に配置されることになる。同様
にして、中央のブロック１１及びブロック同士を除いた
全てのブロック間の薄膜トランジスタＴ同士間で、ミア
ンダ配線１０３によるミアンダ接続がなされている。ま
た、隣接するミアンダ配線１０３群同士は、受光アレイ
１０１を中心として反対位置になるように形成されてお
り、受光アレイ１０１の主走査方向に蛇行するように形
成されることにより、各ミアンダ配線１０３が互いに重
なり合わないように構成されている。

【００１７】また、絶縁性基板１００上には、ブロック
数に対応する数のパッドを有するパッド部１０４が形成
され、各パッドには２本の制御信号線８，９が接続さ
れ、上方向に延びた制御信号線８が中央より右側の各ブ
ロックのスイッチング素子を、下方向に延びた制御信号
線９が左側の各ブロックのスイッチング素子をオン・オ
フ制御するようになっている。

【００１８】絶縁性基板１００の近傍には駆動回路基板
１０５が配置され、マルチプレクサを構成する駆動ＩＣ
１０６及びスイッチング素子制御用ＩＣ１０７が実装さ
れている。駆動回路基板１０５の絶縁性基板１０１側に
は、駆動ＩＣ１０６及びスイッチング素子制御用ＩＣ１
０７に電気的に接続されたパッド部１０８，１０９が形
成され、パッド部１０８はパッド部１０２と、パッド部
１０９はパッド部１０４と、それぞれワイヤボンディン
グを介して接続され、共通信号線４と信号線領域に形成
された信号線と、制御信号線７と信号線８，９とがそれ
ぞれ接続されている。

【００１９】そして、駆動ＩＣ１０６においては、右側
パッドに接続されたものから順次読み取りが行なわれ、
スイッチング素子制御用ＩＣ１０７においては、右側パ
ッドに接続されたものから薄膜トランジスタＴのオン信
号が順次印加される。従って、図２においては、先ずス
イッチング素子制御用ＩＣ１０７からの信号により制御
信号線８，９を介してブロック５２及びブロック２１に
接続された薄膜トランジスタ素子Ｔがオンし、各共通信
号線４より駆動ＩＣ１０６により画像の読み取りが行な
われる。続いて、ブロック３１及びブロック２２、ブロ
ック３２及びブロック４１、ブロック１１及びブロック
４２、ブロック１２及びブロック６１の順に画像信号が
時系列的に読み取られる。各ブロック内での読み取り方
向は、ミアンダ接続のため、受光アレイ１０１上に示し
た矢印方向に対応するように行なわれる。

【００２０】上記構成によれば、通常のマトリックス接
続では多層配線３で構成されていた部分を、蛇行するミ
アンダ配線１０３で構成したので、多層配線構造による
信号線同士の交差をなくし、従来信号線間に生じていた
クロスト−クの発生を防止して画像信号を正確に抽出す
ることができる。そして、ミアンダ接続をする場合、共
通信号線４に接続されたミアンダ配線１０３が受光アレ
イの両側（上及び下側）に蛇行する構成となるので、本
発明を適用した場合、受光アレイ１０１の両側で信号線
引き回し領域Ａを小さくすることができ、小型化の効果
が大きい。

【００２１】上記実施例においては、受光素子Ｐにスイ
ッチング素子Ｔを接続して成る素子を駆動する場合につ
いて説明したが、スイッチング素子としてブロッキング
ダイオードを使用した素子についても適用することがで
きる。

【００２２】

【発明の効果】本発明によれば、ブロックを細分化し、
各細ブロックを構成するスイッチング素子を、細ブロッ
クを構成するスイッチング素子数に等しい数の入力素子
にマトリックス接続するようにしたので、受光アレイに
直交する方向において重なって配置される信号線の数を
細ブロックを構成する受光素子数（スイッチング素子
数）と同数とすることができ、受光アレイに直交する方
向における信号線領域を小さくすることによりセンサ基
板面積を小さくでき、イメージセンサの小型化及びコス
トの軽減を図ることができる。

【図面の簡単な説明】

【図１】 本発明の一実施例を示すイメージセンサの構
成説明図である。

【図２】 本発明の一実施例を示すイメージセンサの平
面構成説明図である。

【図３】 図２のイメージセンサの一部等価回路図であ
る。

【図４】 図２のイメージセンサのミアンダ接続を説明
するための接続構成説明図である。

【図５】 従来のＴＦＴ駆動型イメージセンサの構成説
明図である。

【図６】 ＴＦＴ駆動型イメージセンサの等価回路図で
ある。

【符号の説明】

１…受光素子アレイ、 ２…薄膜トランジスタアレイ、
３…多層配線、４…共通信号線、 ５…マルチプレク
サ、 ６…制御手段、 ７…制御信号線、１０，２０…
ブロック、 １１，１２，２１，２２…細ブロック

Claims (1)

【特許請求の範囲】
1. 【請求項１】 受光素子とスイッチング素子とを互に直
   列に接続したものをアレイ状に複数個配列した受光アレ
   イと、前記複数のスイッチング素子を複数のブロックに
   分割し、ブロック単位でオン・オフ制御を行なうためブ
   ロック数に等しい制御線を有する制御手段と、各ブロッ
   クを構成するスイッチング素子数と同数の入力端子を有
   するマルチプレクサとを具備するイメージセンサにおい
   て、前記ブロックを細分化して細ブロックとし、該各細
   ブロックを構成するスイッチング素子を、細ブロックを
   構成するスイッチング素子数に等しい数の入力素子にマ
   トリックス接続し、一つのブロック内の細ブロック同士
   を異なる制御線でオン・オフ制御するとともに、前記入
   力素子を受光アレイ方向に平行となるように配置したこ
   とを特徴とするイメージセンサ。