JPH01264379A - 固体撮像素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体基板上に設けられた光電変換素子の光
学情報を取出すために電荷移送型シフトレジスタ、或い
は走査用シフトレジスタを設けた固体撮像素子に関する
ものである。

〔従来の技術〕

固体撮像素子は現行のテレビジョン放送で使用されてい
る撮像用電子管並みの解像力を備えた撮像板を必要とし
、このため垂直方向に５００個、水平方向に８ｏＯ〜１
０００個を配列した絵素（光電変換素子）マトリックス
とそれに相当する走査素子が必要となる。したがって、
上記固体撮像素子は高集積化が必要なＭＯ８大規模回路
技術を用いて作られ、構成素子として一般にＣＯＤある
いはＭＯＳトランジスタ等が使用されている。

第２図に低雑音を特徴とするＣＣＤ型固体搬像素子の基
本構成を示す（例えば、織田ほか″縦形オーバフロー構
造ＣＯＤイメージセンサの検討、″１９８１年テレビジ
ョン学会全国大会予稿集。

ｐｐ５７〜５８）。１は例えば光ダイオードから成る光
電変換素子、２ａ、２）１，２Ｑおよび２ｄは光電変換
素子群に蓄積された光信号を垂直方向に転送するための
垂直ＣＣＤシフトレジスタ、３は各垂直ＣＯＤシフトレ
ジスタからの信号を信号検出回路４−１の出力端４−２
に取り出すための水平シフトレジスタである。５−１．
５−２．６−１．６−２は各々垂直シフトレジスタ、水
平シフトレジスタを駆動するクロックパルスを印加する
クロックパルス印加端子、７，８はクロックパルスをシ
フトレジスタ各段に送電する導電性配線である。また、
９は光ダイオード１に蓄積されて電荷を垂直シフトレジ
スタ２に送り込む転送ゲートを表わしている。本素子は
このままの形態では白黒撮像素子となり、光電変換素子
の上部にカラーフィルタを８を層することによって各光
ダイオードは色情報を蓄積することになりカラー撮像素
子となる。

固体撮像素子は周知のように小型、軽量、メインテナン
スフリー、低消費電力など電子管に較べて固体化に伴う
多くの利点を有しており、撮像デバイスとして将来が期
待されているものである。

〔発明が解決しようとする課題〕 しかし乍ら、二九までの固体撮像素子、或いは。

今後開発が行われる高精細固体撮像索子は以下に挙げる
ような問題を抱えている。

第３図（ａ）は第２図に示したＣＣＤ型撮像素子の構成
要素である水平ＣＣＤシフトレジスタを示している。以
下、ＣＣＤシフトレジスタの問題点を構成の簡単な水平
ＣＣＤシフトレジスタを用いて説明するが、垂直ＣＣＤ
シフトレジスタについても取扱いたい問題点は水平ＣＣ
Ｄシフトレジスタと同じである。

６−１（或いは６−２）から配線８−１（或いは８−２
）にクロックパルスφ！　（第３図（ｂ）に示した１点
で観測）を供給する６第３図（ｃ）に示すようにクロッ
クパルスφ１の立上り時間（ｔｒｙ）　ｌ立下り時間（
ｔａｘ）は速く、通常は数ｎ５ｅｃ程度である。しかし
乍ら、配線８にはシフトレジスタ各段のＣＯＤ電極、あ
るいは配線自体による容量Ｃ１が寄生し、さらに配線自
体の配線抵抗ＲＩが直列に加わってゆく。この結果、シ
フトレジスタ最終段のＣＯＤ電極に加わるパルスφＦ（
Ｆ点で観２１１＋１）は立上り時間（ｔｒｒ）ｌ立下り
時間（ｔ　ｉｒ）ともに極端に遅くなる。例えば現在の
５００Ｘ５００画素程度に使用する５００段のシフトレ
ジスタの場合、寄生容量の総量（Ｃ＝ΣＣｔ）は〜１０
０ｐＦ、配線抵抗の総量（Ｒ＝ΣＲ１）は数１０Ωにも
なり、立上り時間、或いは立下り時間は、１０ｎｓｅｅ
と大きくなってしまう、これは電荷の転送時間を実効的
に短くし、転送効率の低化をもたらす（転送効率の低下
は解像度の劣化、混色の発生などを生じ画質を劣化させ
る）。将来、素子が高精細化し１０００Ｘ１９００画素
程度になると１９００段のシフトレジスタが必要となり
。

Ｆ点で観測したパルスの立上り、立下り時間は５０ｎｓ
ｅｃにも及び１９００段に相当する７　８　Ｍ　Ｈｚ駆
動は側底不可能となる。

したがって、高精細固体撮像素子を実現しようとする場
合、或いは現在の固体撮像索子においても応用分野によ
って数１０ＭＨｚの高速駆動（通常は１０ＭＨｚ）を行
わせたいような場合には、配線に寄生する容量、或いは
抵抗を極力小さくすることが重要な課題となる。

本発明の目的は、従来技術では困兼であった高速走査の
行なえる固体撮像素子を提供することにある。

〔課題を解決するための手段〕

本発明は前述のシフトレジスタにパルス電圧等を電送す
るために敷設した導電性の配線をｎ個（ｎは２以上の整
数）のブロックに分割し、各ブロックに加わる寄生容量
、配線抵抗を１　／　ｎに低減するようにしたものであ
る。

〔作用〕

本発明は前述の様にシフトレジスタを構成する導電性の
配線をｎ個に分割し、各ブロック毎に諸室の電圧を印加
することにより、シフトレジスタ各段に立上り・立下り
時間の速いパルスを供給し、走査の高速化を図るもので
ある６ 〔実施例〕 以下１本発明を実施例を用いて詳細に説明する。

第１図は本発明の骨子となるＣＣＤシフトレジスタの構
成を示した実施例である。３′は水平ＣＣＤシフトレジ
スタ、１０−１−１．１０−１−２および１０−２−１
．１０−２−２はクロックパルス印加端子であり、本実
施例においては、従来素子において、１本敷設していた
配線を２本（１１−１，１ｌ−２）に分割する例を示し
た。このように分割することにより、各配線１１−１．
１１−２に寄生する容量は１／２に、また配線抵抗も１
／２に減少し、クロックパルス印加端子の他端（Ｆｌ、
Ｆ２点）で観測したクロックパルスの立上り時間、立下
り時間は従来素子の場合に較べて１／４と小さくなり、
高速のクロックパルスをＣＯＤシフトレジスタの各段に
送電することが可能となる。

ここで、クロックパルス印加端子１０には第３図（ｂ）
に示すように各々異なるクロックパルス発生器（本実施
例の場合には４個のグロックパルス発生器）からクロッ
クパルスを供給するようにしてもよいし、或いは、印加
端子１０−１−１　。

１０−２−１に同一の発生器から、印加端子１０−１−
２．１０−２−２にもう１つの同一発生器からクロック
パルスを供給するようにしてもよい（後者の場合には２
個のクロックパルス発生器で済ますことができる）。さ
らに、クロックパルスを素子外部に設けたクロックパル
ス発生器などから印加端子に供給する場合には、同一の
クロックを加える印加端子は素子内で１つにまとめ（例
えば印加端子１０−１−１と１０−２−１を素子内の所
定の場所で１つにまとめ、印加端子１０−１−２と１０
−２−２を１つにまとめて）、まとめた端子にクロック
パルスを供給するようにしてもよい。

第４図に示した実施例は配線をｎ個のブロックに分割し
た例である。１０−１−１．１０−１−２、・・・、１
Ｏ−ｎ−２はクロックパルス印加端子。

１１−１．１１−２．・・・、１１−ｎはｎ個に分割し
た配線である１本実施例においては、各々の配線１１に
寄生する容量および配線抵抗はいずれも１　／　ｎに減
少する。したがって、各配線の端（Ｆｌ。

Ｆ２．・・・Ｆｎ点）で観測したクロッパルスの立上り
、立下り時間は従来素子の場合に較べて１／２ｎと小さ
くなり、非常に高速のクロックパルスをＣＣＤシフトレ
ジスタ各段に供給することが可能となる。

第５図はＣＣＤシフトレジスタを駆動するのに必要なり
ロックパルスが３相必要な場合の実施例を示している。

１１−１．１１−２は２つのブロックに分割した配線、
１０−１−１．１０−１−２．１０−１−３．１０−２
−１．１０−２−２゜１０−２−３は各々の配線にクロ
ックパルスを供給するためのクロックパルス印加端子で
ある。本実施例においても、各配線に寄生する容量、配
線抵抗はいずれも１／２に減少し、Ｆ点で観測したクロ
ックパルスの立上り、立下り時間は従来素子に較べて１
／４と速くなる１以上説明したように本発明の概念はＣ
ＣＤシフトレジスタの駆動が４相・・・ｍ相（ｍは整数
）と増えた場合にも全く同様に適用できる。

これまでの実施例においては配線をｎ個に分割する際に
、配線を等分する場合を示してきた。しかし、これらの
配線は等分する必要はなく諸種の機能、配線レイアウト
上の制約、寄生する容量、或いは抵抗のレイアウト構成
上から発生する差異などを考慮して、各々の配線を異な
る配線長に分割してもよい、この−例を第６図に示す、
これは第１図に示した実施例において、配線１１−１と
配置１１−２を１：２に分割した場合、すなわち配線１
１−１全体の１／３．配線１１−２を全体の２／３に分
割した場合を示している。ここで、２つのクロック配線
を同−比に分割する必要はなく、一方のクロック配線は
例えば１：１（等分）に、他方のクロック配線は例えば
３：１に分割するようにしても構わない。

第１図、第６図の実施例においてはクロック配線を水平
方向に分割したが、第７図の実施例に示したように垂直
方向（上、下）に分割してもよい。

本実施例は４相のクロックパルスを用いて駆動するＣＣ
Ｄシフトレジスタの例を示しており、１１′−１，１１
’　−乏は２つに分割したクロック配線。

１０’−１−１，１０’−１’−２，１０’　−１−３
，１０’−１−４と１０’−２−１，１０’　−２−２
，１０’−２−３，１０’−２−４は１分割したクロッ
クパルス印加端子を示している０本実施例においては各
配線に寄生する容量が約１／２に減少するので（配線抵
抗は分割前とほぼ同じで減少しない）、Ｆｌ、Ｆ２点で
観測したクロックパルスの立上り、立下り時間は〜１／
２に減少する。ここに示した垂直方向の分割に加えて第
１図、或いは第６図に示した水平方向の分割を併用する
と立上り、立下り時間は著しく減少する。例えば、本実
施例において、配線１１’　−１，１１’−２を水平方
向にも２等分すると、各配線の寄生容量は１／４に、配
線抵抗は１／２に減少するので各パルスの立上り、立下
り時間は従来素子に較べて１／８と速くなる。

第８図に示した実施例は配線１１’　−１，１１’−２
のレイアウト面積を減らすために、配線の多層構造化を
図った例である。配線グループ１０’−１−１，１０’
−１−３，１０’　−２−１゜１０’−２−３と他方の
配線グループ１０’−１−２，１０’−１−４，１０’
−２−２，１０’−２−４は２層構造になっている。こ
こで、１２はＣＣＤシフトレジスタ等を集積化する半導
体基板、１３は配線と基板、或いは配線間の絶縁分離を
行うための絶縁酸化膜（例えば５ｉＯｚ）である。

第９図は垂直ＣＣＤシフトレジスタ用のクロック配線を
分割した例を示している。この実施例では２分割の例を
示したが、ｎ個に分割しても支障はない。第９図におい
て、１５−１．１５−２は垂直ＣＣＤシフトレジスタ２
を駆動するためのクロックパルス（ここでは４相駆動の
例を示した）を送電するために２つのブロックに分割し
たクロック配線を示している。１４−１−１．１４−１
−２．１４−１−３．１４−１−４および１４−２−１
．１４−２−２．１４−２−３．１４−２−４はクロッ
クパルス印加端子である。本実施例においては、各配線
に寄生する容量は従来素子の場合に較べて１／２に減少
するので、Ｆｌ、Ｆ２点で観測したクロックパルスの立
上り・立下り時間は１／２と速くなる。また、例えば配
線を光ダイオードアレーの中心領域（Ｍ点）で切断し、
左右に分割するようにしても構わない（図示せず）。

この場合には、右半分のＣＣＤシフトレジスタは右側に
配置したクロック印加端子（１４−１−１゜１４−１−
２．１４−１−３．１４−１−４）から、左半分のＣＣ
Ｄシフトレジスタは左側に配置したクロック印加端子か
らクロックパルスを供給される。したがって、各々の配
線に寄生する容量。

配線抵抗はいずれも１／２に減少し、中心領域であるＭ
点で観測したクロックパルスの立上り、立下り時間は従
来素子に較べて１／４と速くなる。

第１０図は２つに分割した一方のクロックパルス印加端
子をいずれも同じ側に配置した例である。

この場合にも、各配線に寄生する容量は第９図の場合と
同様１／２に減少し、Ｆ点で１１１８１１１シたクロッ
クパルスの立上り、立下り時間は従来素子に較べて１／
２と速くなる。また、第９図、第１０図の実施例とも２
分割の例を示したが、勿論ｎ個に分割することが可能で
ある。

以上はＣＣＤ型撮像素子の場合を例にとって説明してき
たが、本発明はこの他の撮像素子２例えばＭＯＳ型撮像
索子、ＣＩＤ型素子（Ｃｈａｒｇｅ工ｎｊｅｃｔｉｏｎ
旦ａｖｉｃｅの略称）、走査用スイッチマトリックスの
上部に光導仏性膜を積層する二階建撮像素子、バイポー
ラ型素子、接合型電界効果トランジスタ素子、静電誘導
トランジスタ素子などに適用することができる。−例と
してＭＯ３型素子に本発明を適用した場合を第１１図に
示す。１７は光ダイオード、スイッチ用ＭＯＳトランジ
スタなどを含んだ画素、１８は水平走査回路、１９は垂
直走査回路である。２０−１−１．２０−１−２．２０
−２−１．２０−２−２は水平走査回路１８を駆動する
ためのクロックパルスを印加するクロックパルス印加端
子である。一方、２２−１−１．２２−１−２，２２−
２−１．２２−２−２は垂直走査回路を駆動するための
クロックパルスを印加するクロックパルス印加端子であ
る。本実施例においてはクロック配線を水平、垂直走査
回路ともに２分割し、水平走査回路は配線２】−１，２
１−２によって、垂直走査回路は配線２３−１．２３−
２によってクロックパルスを走査回路の各段に送電する
場合を示したが、勿論ｎ個に分割しても構わない。本実
施例の場合は各々のクロック配線２１．２３に寄生する
容量は１／２に、配線抵抗は１／２に減少し、Ｆｌ、Ｆ
２点で観測したクロックパルスの立上り、立下り時間は
従来素子に較べて１／４と速くなる。

また、以上の実施例は光ダイオード等を２次元状に配列
した２次元面体撮像素子の場合を例にとって説明してき
たが、本発明は光ダイオード等が１次元状に複数個配列
された１次元面体撮像素子にも勿論適用することができ
る（この場合の構成は第１図、第６図、或いは第７図に
示した例と殆ど同じであり、図示を省略する）、さらに
、以上の実施例は一般に配線容量、配線抵抗が大きくな
りやすいクロックパルス配線を例にとって示したが、ク
ロックパルス以外の諸種のパルス配線をｎ個に分割する
ようにしてもよい。

〔発明の効果〕

本発明によれば、各ブロックの配線につながる寄生容量
、配線抵抗を小さくすることができるため走査速度の高
速化を図ることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図および第３
図は従来の固体撮像索子を示す図、第４図、第５図、第
６図、第７図、第８図、第９図。 第１０図及び第１１図は本発明のさらに別の実施例を示
す図である。 １・・・光ダイオード、２・・・垂直ＣＣＤシフトレジ
スタ、３・・・水平ＣＣＤシフトレジスタ、４・・・信
号検出回路、５，６，１０，１４，２０．２２・・・ク
ロックパルス印加端子、７，８，１１，１５，２１゜２
３・・・導電性配線、９・・・転送ゲート、１８・・・
水平ミミ 昏　２（２７ ／ ？・・唾ξ＃ＣＣＯシフトしシ゛スタ ５６−７Ｃｈｙり／Ｙルスｂｐｍｉ１ｍ！ｒ９・・・転
送テ″−Ｆ 第　３ｃＪ ＜ｂ） 第　８　凹

Claims (1)

【特許請求の範囲】
1. １、同一半導体基板上に複数の光電変換素子と、この光
   電変換素子の信号を読出す走査用シフトレジスタ或いは
   電荷移送型シフトレジスタとを集積化した固体撮像素子
   において、上記走査用シフトレジスタ、或いは上記電荷
   移送型シフトレジスタを駆動するための諸種電圧を送電
   するために上記半導体基板上に敷設した導電性配線をｎ
   個（ｎは２以上の整数）のブロックに分割し、分割した
   各ブロック毎に上記駆動用の電圧を印加するようにした
   ことを特徴とする固体撮像素子。