JPH02362A

JPH02362A - 固体撮像装置

Info

Publication number: JPH02362A
Application number: JP63163541A
Authority: JP
Inventors: Tetsuyoshi Takeshita; 竹下　哲義
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1987-10-30
Filing date: 1988-06-29
Publication date: 1990-01-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［産業上の利用分野］本発明は画像などの読み取りに用いられる固体撮像素子
の構成や構造、さらには複数の該固体撮像素子を一列に
配置した固体撮像素子の構成や構造に関する。

【発明の概要１本発明は、同一基板上に光電変換素子とその走査回路を
構成した固体撮像素子の高速化や低雑音化に関するもの
、並びに固体撮像素子を一列に複数配列する際の接続部
の低雑音化に関するものであり高性能な大面積固体撮像
素子を提供するものである。〔従来の技術１従来の大面積型の固体撮像素子は以下に示す３例に代表
されている形式を取っていた。従来例１特開昭５９−２２９９６８などに示されるように、一般
に大面積に形成した光電変換部と走査回路のＩＣチップ
を別々に作成し、走査回路ＩＣの複数個を基板上に配置
しお互いに光電変換素子数に近い数のボンディングワイ
ヤーで結線し、用いていた。従来例２特開昭５９−８６３６３などに示されるように、単結晶
シリコンＩＣに形成されたＣＣＤチップを多数個用い千
鳥状に配置し、信号遅延など電気的に外部で複雑な処理
を行いあたかも一列に配置されているかの様に動作させ
ていた。従来例３特開昭６１−１２６８６１などに示されるように、ＩＣ
チップなどを複数個−列に並べてはいるが、チップ端の
光電変換部の形状や構造をほかの１１Ｑ部と大幅に異な
らせたものを用いて配列せざるを得なかった。従来例４以上の例を省みると非単結晶（非晶質、微結晶や多結晶
など）を用いて、同一基板に光電変換部と走査回路を構
成する例が考えられる。この方法はシリコンウェハー以
外の基板を用いることも可能で特に透明な基板を用いて
光を基板側から入射させることも出来て基板選択の幅は
広い、しかしプロセス処理装置の制限などにより素子チ
ップの接続を考える必要がでてくる。第１４図に内部回
路の一例を示す、該素子チップは、複数個配列した状態
で使用される場合のことを考慮して、走査を引き継ぐた
めの処理を行う回頭部（１４０３）を素子チップ端に配
置している。このため、走査回路部と光電変換素子の位
置のずれ、は、該素子選択用のアナログスイッチを制御
する配線を引き回すことで対応している。光電変換素子
（１４０４）、選択用のアナログスイッチ（１４０５）
とその走査回路部からなっている。【発明が゛解決しようとする課題】しかし、従来の技術では以下のような課題を有していた
。従来例１では、走査回路ＩＣの複数個を基板上に配置し
お互いに光電変換素子数に近い数のボンディングワイヤ
ーで結線して用いているため、その実装に必要な手間や
コストは計り知れず、走査回路の素子数の増加でそのコ
ストは読み取り面積が大きくなるほど、また読み取り密
度が高くなるほどそれらに比例するように高くなる上に
、構造状どうしても光電変換部から走査回路への配線距
離が長くなり雑音特性が著しく悪い。従来例２では、チップを多数個用い千鳥状に配置してい
るために光電変換部が遠く離れて二列以上並ぶ、これを
−列に配置し直すために信号遅延など電気的に外部で複
雑な処理を行う必要があったり、チップ内にその回路を
設ける必要があったり、また平面方向で結像部が離れて
いるため光学素子の制限は大きくなる。さらには読み出
しのスタート、ストップの自由度がなくなりファクシミ
リへの使用が制限されるなど全体的にコストが高く、使
いにくいと言う課題を有している。従来例３では、ＩＣチップなどを複数個−列に並べては
いるが、チップ端の光電変換部の形状や構造をほかの一
般部と大幅に異ならせたものを用いることで光電変換部
の配列ピッチを一定にしているが、光電変換部のみなら
ず走査回路の対称性が崩れている部分でさらに形状や構
造を大きく変化させることはそのほかの対称性の崩れを
さらに大きくし、雑音の増加につながるものであり、こ
の方法は実装上の困難のみを取り除くに過ぎない、−列
に配列してあたかも一本の固体撮像素子のように用いる
には対称性を確保する必要がある。従来例４においてはもっとも高性能化が望めるが低雑音
で高速読み出しが必要という点で、非単結晶による構成
ではまず以下の課題を有する。第９図に非単結晶シリコン薄膜トランジスタのドレイン
電流（以下、ＩＤＳと示す）のチャネル幅（以下、Ｗと
示す）依存性を示す、同図はＰｃｈでチャネル長Ｌ＝４
ｕｍ、ゲート、ソース間電圧ＶＧＳ＝　１６Ｖ、ドレイ
ン、ソース間電圧ＶＤＳ＝５Ｖの場合の一例である。読
み出し速度を速くする為には、アナログスイッチ用トラ
ンジスタのＩＤＳを大きくする事が必要であるが、固体
撮像素子チップ設計上はＷを大きくする手段が取られる
。ところがＷを大きくすれば、ＴＰＴのオフ電流も増加
し、これに起因する読み出し信号のノイズ成分が増加す
る。このため、高速読み出しを行う固体撮像素子は低Ｓ
／Ｎ比となっていた。さらに大面積に形成するという点
でビデオ信号ラインは必然的に長くなり、雑音の飛び込
み量も多（なるという課題を有する。また高解像度の固体撮像素子を実現しようとすると、非
単結晶の光電変換素子で、受光面積にほぼ比例して容量
の低下を招く、特に蓄積モードで駆動する場合、以上の
ことで飽和電荷量及びダイナミックレンジの低下を招き
、また画素選択用のアナログスイッチから光電変換素子
へ直接飛び込むノイズが見かけ上多くなるため、Ｓ／Ｎ
比も低下する。更には前述の少ない信号電荷量を増幅す
る為の増幅率の大きな外部回路、及び大きなノイズを消
去する為の外部回路が必要となり、外部回路の高コスト
化を招く。また第１４図に示す様に入力及び接続のための信号処理
を行うために回路のパターンが変化する部分では、その
影響が見られ、特にアナログスイッチ周辺及びアナログ
スイッチ制御用配線の影響が顕著である。これに対しこ
の様なアナログスイッチ制御用配線の引き回しを用いた
ことにより、素子チップの接続部では、アナログスイッ
チ制御用配線等のパターンの対称性は著しくそこなわれ
てしまう。このため素子チップの接続部は、他の部分に比べ非常に
大きな固定パターンノイズを発生し、固体撮像素子のＳ
Ｎ比を向上するうえで大きな課題となっていた。そこで本発明は以上のごとき課題を解決し、大面積型の
固体撮像素子、とくには素子チップを一列に配列する形
式の固体撮像素子で、−本の固体撮像素子と同等の光学
的そして電気的な対称性を有し、高速低雑音、高精度、
高信頼性を有し使いやすく、低コストな固体撮像素子を
提供することを目的とする。〔課題を解決するための手段］本発明の固体撮像素子は、絶縁性の材料上に少なくとも
一部は非単結晶による光電変換部とその走査回路を形成
してなる固体撮像素子チップを単数もしくは複数用い、（１）光電変換部に対しほぼ平行方向に走っている入出
力用の複数の配線が、各固体撮像素子チップ内で交差す
る点を少なくとも一カ所以上設けたこと、とくには走査
回路部用信号でクロックの正相及び逆相配線が各固体撮
像素子チップ内で交差する点を少なくとも一カ所以上設
けたこと、また光電変換部信号出力用のビデオ配線を複
数有し、各固体撮像素子チップ内で交差する点を少なく
とも一カ所以上設けたことを特徴とする。（２）各固体擾像素子チップ内で最初と最後に選択され
る光電変換素子群の選択用信号配線に於て、その他の光
電変換素子群選択用信号配線が存在しない側に、配線パ
ターンを設け、固体撮像素子駆動電源などの接地電位に
固定したこと、とくには光電変換素子群選択用信号配線
と接地電位に固定した配線パターンに、同一材料を用い
たことを特徴とする。（３）光電変換素子選択用トランジスタを２個以上並列
に設けた選択スイッチ部を有すること、とくには２個以
上並列に設けた光電変換素子選択トランジスタで、チャ
ンネル幅が１０μｍ以下で有ることを特徴とする。（４）光電変換部の各光電変換素子に並列に走査回路部
もしくは光電変換部形成材料を電極及び誘電体とし、容
量部を形成したこと、とくには走査回路部に用いた素子
材料を片側電極、光電変換部の電極材料を対向電極とし
、走査回路部配線のための層間絶縁膜を誘電材料として
容量を形成したことを特徴とする。〔実　施　例］基本となる素子チップ内部の回路図例を第１図に示す。第１図の（ｂ）は素子回路初段部、（ｃ）は素子回路終
段部である。第１図内で指示されているＶｏｏ、■□、
φ、φは、矢印間で相互に接続されており、素子回路初
段部と終段部間はセルの繰り返しであり省略している。素子チップは、静電保護回路部、走査回路部、スイッチ
部及び光電変換部などで構成される。入出力パッドはＶ
ｏｏ、■□の走査回路電源、ＣＬとＣＬのクロック、Ｓ
Ｐのスタートパルス、Ｖ　％％のセンサバイアス、ＶＩ
ＤＥＯｌとＶＩＤＥＯ２のビデオ出力、ＥＰのエンドパ
ルスである。静電保護回路部はトランジスタ１０１，１０２で構成さ
れ、入出力パッドに過電圧が印加されるとトランジスタ
１０１，１０２でバイパスする。走査回路部はスタートパルス処理回路、シフトレジスタ
、エンドパルス処理回路で構成される。スタートパルス処理回路はインパーク１０７、ＮＡＮＤ
ゲート１０３．１０４及び、クロックトゲ−）１０５．
１０６で構成される。シフトレジスタは、クロックドゲート１０８．１０９．
１１２．１１３及びインバータ１１０゜１１１．１１４
．１１５で基本セルが構成され、実施例では４３３セル
有る。エンドパルス処理回路はクロックドゲート１１６
．１１７、インバータ１１８から１２３と１２５及び、
ＮＯＲゲート１２４で構成される。スイッチ部はトラン
ジスタＳ１〜トランジスタＳ　１７３４で構成され、光
電変換部は光電変換素子（）オドグイオードなと）Ｄ１
〜光電変換素子Ｄ１７３４で構成される。エンドパルス処理回路はセンサ選択パルスの前線に同期
した幅の狭いエンドパルスを発生する。インバータ１２１．１２２．１２３の動作遅れを本実施
例では利用しているが、他のデイレイ手段を用いても良
い。スタートパルス処理回路はエンドパルス処理回路で発生
した幅の狭いエンドパルスを読み込む。ＮＡＮＤゲート１０３．１０４によって幅の狭いスター
トパルスをシフトレジスタの読み込めるセンサ選択パル
スに変換する。スタートパルスｙ下に幅の狭いパルスを
入力すると、ＮＡＮＤゲート１０３の出力が反転してシ
フトレジスタのデータをセットしシフトレジスタのデー
タ読み込みと同時にクロックＣＬによってＮＡＮＤゲー
ト１０４が反転、したがってＮＡＮＤゲート１０３も反
転してｌサイクルのデータ読み込みを終了する。第２図は密着型イメージセンサの動作波形図である。第
２図の（ａ）は動作初旬、（ｂ）は動作中旬、（ｃ）は
動作終旬の動作波形であり、ＣＬ、ＶＩＤＥＯｌ、ＶＩ
ＤＥＯ２は連続した波形であり途中省略されている。−
１、−２は素子チップｌか２の別を表わす、ＤはＮＡＮ
Ｄゲート１０３、Ｍはインバータ１０７、Ｄ１〜Ｄ８６
７は各セルのインパーク１１０，１１４とインバータ１
１８、Ｄ、Ｄ８６７はインバータ１２３それぞれの出力
を表わす、ＶＩＤＥＯＩとＶＩＤＥＯ２はビデオ出力電
流を表わす。以上に示した基本の素子チップを２本接続し、実装基本
上に配置した面倒を第３図に示す、３本以上の場合は素
子チップ形状は変化するが（特にパッド部周辺）、基本
の考え方は同じで中央の素子チップの両端が接続部とな
る。３０１の実装基板に３０２，３０３の素子チップを
実装し、３０４のボンディングワイヤで接続しである。素子チップ３０２．３０３のビデオ出力端子ＶＩＤＥＯ
１、ＶＩＤＥＯ２が３０１の実装基板を介して接続され
ている。さらに素子チップ３０２のエンドパルス端子Ｅ
Ｐと素子チップ３０３のスタートパルス端子τ下が３０
１の実装基板を介して接続されている。実装基板３０１
の入出力端子３０５としてＶＩＤＥＯｌ、ＶＩＤＥＯ２
、ＶＢＢ　（バイアス電源）、ＶＤＤ、ＶＳＳ、ＣＬ、
ＣＬ、ＳＰが接続されている。素子チップ３０２．３０
３は、接続面３１４を向かい合わせて、素子チップ３０
２．３０３の両方の充電変換部内の光電変換素子がほぼ
等間隔で同一直線上に並ぶように実装される。さらに走査回路３０８により時系列的に選択されるスイ
ッチ部３０７、スイッチ部３０７と光電変換部３０６の
一端はそれぞれ共通に接続され、もう一端は各スイッチ
と各光電変換素子間でそれぞれ接続されている。各スイ
ッチはトランジスタ５ｌ−Ｓ１７３４．各光電変換素子
はフォトダイオードＤ１〜Ｄ１７３４に対応し、奇数番
号のフォトダイオードのアノードを共通にして、ビデオ
配線ＶＩＤＥＯＩ、偶数番号のフォトダイオードを共通
にしてビデオ配線ＶＩＤＥＯ２を構成している。光電変
換部とその走査回路を含むイメージセンサチップ３０２
，３０３などを１個以上備えた固体撮像素子で（本例で
は特に簡単のため２個備えた装置とする）話を進める。各素子チップ３０２．３０３のビデオ出力端子ＶＩＤＥ
Ｏ１，ＶＩＤＥＯ２をそれぞれ共通接続して（第３図参
照）ビデオ出力端子ＶＩＤＥＯ１、ＶＩＤＥＯ２とする
。このことで複数の素子チップ３０２，３０３（もしく
は２本以上のチップ）を用いても、単一のビデオ出力端
子ＶＩＤＥＯ１、ＶＩＤＥＯ２とすることによって周辺
回路が簡単になる。ここで本発明の製造では１本以上のツイストしたビデオ
配線３１２を有する。（第３図参照）なぜならクロック
配線３１３はビデオ配線３１２と浮遊静電容量を持ち、
ビデオ信号電流にクロックノイズ、（第２図参照）を発
生させ、Ｓ／Ｎを低下させることになる。複数のビデオ
配＃ｊｉ３１２を有する場合にビデオ配線ごとにクロッ
クノイズの大きさが異なり、それによってＳ／Ｎが異な
るので使いにくい、そこでビデオ配線３１２を相互にツ
イスト（第３図の各チップ中央部でＶＩＤＥＯｌと２が
クロスしている）して、クロック配線３１３との浮遊静
電容量をそろえて、Ｓ／Ｎを同じにしている。もちろん、この考えにしたがえば他のノイズを発生する
配線に対しても同様のことが言える。また常に隣接する２組の光電変換ブロック（第１図にお
いて、奇数と偶数の）オドダイオードのベア）を選択す
る走査回路３０８を有する。これは走査回路を簡単にす
るために、マスタースレーブ型シフトレジスタのマスタ
ー出力、スレーブ出力をゲートせずにセンサ選択パルス
として用いている（第２図参照）、４個のフォトダイオ
ードが常にビデオ配線と導通状態であるが、蓄積動作で
あるので問題はないことが判明している。さらには各イメージセンサチップ３０２，３０３間及び
各イメージセンサチップ３０２．３０３内においてクロ
ックの正相及び逆相の配線３１３をツイスト（第３図の
各チップ内で３ケ所クロスしている）した走査回路３０
８を有する。クロック配線３１３はビデオ配線３１２と浮遊静電容量
を持ち、ビデオ信号電流にクロックノイズ（第２図参照
）を発生させ、Ｓ／Ｎを低下させる。クロックノイズを
抑圧するために正相のクロック配線とビデオ配線及び逆
相のクロック配線とビデオ配線の持つ浮遊静電容量を等
しくしている。第３図において太線が正相、細線が逆相
のクロック配線３１３である。第３図に示すように素子
チップ３０２で正相のクロックを印加するクロック配線
３１３と素子チップ３０３で正相のクロックを印加する
クロック配線３１３は逆側の位置となっている６以上の
手段を用いることによってクロックノイズを抑圧できる
ことが明らかとなった。各素子チップ３０２．３０３の最終光電変換部（）オド
ダイオードＤ１７３３、Ｄ１７３４）の選択パルス（イ
ンバータ１１９の出力）タイミング中に立ち上がり立ち
下がり共変化するエンドパルス端子ＥＰを有する。これ
はスタートパルス丁子やエンドパルスＥＰはビデオ配置
５３１２と浮遊静電容量を持ち、ビデオ信号電流にノイ
ズ（第２図参照）を発生させる。しかし、エンドパルス
丁下の立ち下がりと立ち上がりが、フォトダイオードＤ
１７３３、Ｄ１７３４の選択パルス内に納まるようにす
ることにより、ビデオ信号電流ＶＩ［）ＥＯＩ、ＶＩＤ
ＥＯ２（第２図）上の各フォトダイオード選択タイミン
グ内に正負対称のノイズが現れ、これを積分することに
よりノイズが抑圧され、フォトダイオードＤ１７３３、
ＤＬ７３４の出力が有効となる。これらは複数の素子チップを一列に接続し各光電変換部
を同一直線上に一列に配置した場合に特に有用であり、
あたかも−本の固体撮像素子と同等の使い勝手や性能を
有する。もちろん、−本の素子チップのみで用いること
もでき、ＳＰやＥＰ回路部は省いてもよいが、二本以上
の接続用と共通設計として残しておくのがよい、またビ
デオ配線の数であるが、本例においては奇数番号と偶数
番号の光電変換素子を別々の組（ＶＩＤＥＯＩとＶＩＥ
）ＥＯ２）としているが、走査回路密度と光電変換部密
度や走査速度などから一組や三組以上とする駆動形式も
考えられる。−組の場合、もちろんビデオ配線のツイス
トは考えなくてもよいが、三組以上の場合は何ケ所かで
ツイストすればよい。以上に述べた、ビデオ配線のツイスト、クロック配線の
ツイストとＳＰ、ＥＰ回路によるノイズ低下絶対量は実
装形態や素子チップ内部の配線パターンによって変化す
るが、すべて以上の各処理によって悪化したケースは無
かった１本試作例によれば、ＳＮ比はクロック配線のツ
イストにより５〜１５ｄＢ向上しビデオ配線のツイスト
によって５〜１２ｄＢの向上が見られた。またＳＰ、Ｅ
Ｐ回路における接続部近辺の光電変換部からのノイズ量
の低下は著しく、ＥＰ倍信号パルス幅（立ち下りから立
ち上りまで）をＣＬ半周期以下とすることで接続部では
ＳＮ比の４０ｄＢ以上の向上がみられた。一般にビデオ
信号は外部回路にて電流増幅され、その後に積分され必
要に応じてサンプルホールドされる。そのサンプルホー
ルド時までにＥＰ倍信号立ち上り初ぬるのが望ましい（
もちろん立ち上り終っている方がよりよい）。ＥＰ、ＳＰ部に間しては、さらに対称性の崩れを防ぐと
いう点で以下のことが有効であることが我々の予測及び
実際の実験から判明した。第４図は本発明の素子チップの最初に選択される光電変
換素子の周辺及び最後に選択される光電変換素子の周辺
部のパターン拡大図の一例である。第４図において、４０１及び４０２は該素子チップを複
数本配列して用いる場合において接続端となる位置であ
る。４０３及び４０８などは非単結晶半導体及び上部、下部
の電極により構成される光電変換素子である。４０４及
び４０９などは、各光電変換素子を選択するための選択
スイッチ部で、非単結晶薄膜トランジスタにより構成さ
れる６本例では簡単のためにビデオ配線は一系列とした
が、もちろん複数列でも問題はない。４０５及び４１０などは、走査回路部からの信号により
、選択スイッチ部のトランジスタを制（卸するための配
線で、走査回路部は走査回路選択により一本の素子チッ
プ内で最初に選択される光電変換素子及び最後に選択さ
れる光電変換素子より素子チップの内側にオフセットし
て配置されているため、該配線内側方向への引き回しが
行われている。これはスタートパルスとエンドパルスの
処理回路を設けていることによるものである１本発明に
おいて４０６及び４１１は、接続部におけるノイズ抑圧
用配線パターンで、４０５及び４１０近傍のトランジス
タ制御用配線が素子チップ中央部などのトランジスタ制
御用配線部のパターンと同様な対称性を得るために、近
傍のトランジスタ制御用配線部とほぼ等しい配線間ピッ
チ及び幅を用い、素子駆動用の電源などに接地する。こ
の配線は、他のアナログスイッチ制御用の配線部と別の
プロセスで形成しても、かなりの効果を得る事が出来る
が、同一プロセスにより形成すれば、パターン精度及び
配線間の絶縁層の誘電率等が等しくなり、結合容量の対
称性が高くなるために、層高い効果を得る事が出来る。第５図は本発明の実施例における固体撮像素子の該素子
チップ接続部パターンの他の一例で、接続部におけるノ
イズを抑圧用の配線パターン５０５及び５０８を、電気
的遮閉効果が大きくなる様に広く取ったもので、接続部
近傍に他と著しく異なる回路パターンが存在する場合に
有用である。ＳＮ比の向上と言うことで、走査回路周辺を主に改良点
の実施例を述べてきたが、これらは高速、高密度の固体
撮像素子になるほど要求される。ＳＮ比の向上について
以下では光電変換部を中心にした実施例をあげる。第６
図は本発明の固体撮像素子の光電変換部の断面図であり
、走査方向に垂直な方向の区側である。６０１の基板上
に６０２から６０８までで薄膜トランジスタを用いて作
成した光電変換素子の選択用スイッチを形成する。また
６０８の層間絶縁膜の上に６０７−２．６０９．６１０
からなる光電変換素子を形成している。ここまでの部分
は光電変換部として前実施例にも示されている０本実施
例ではさらに、以上に述べた材料を用いて工程を大幅に
増やすことなく、光電変換素子と並列に容量を形成して
いる。６０８の層間絶縁膜を誘電体とし、６０７−２の
光電変換素子の電極そして配線材料（６０７−１など）
として用いられているアルミニウム（シリコンや銅など
を含んでもよい）を一方の電極材として容量を形成して
いる。層間絶！１ＩＩＩは酸化シリコンを用いたが誘電
体として用いることができればよく、窒化シリコン系、
さらにはポリイミドなどの有機材料でもよい、さて、も
う一方の対向電極は、６０６−２の非単結晶シリコン材
で、薄膜トランジスタのゲート配線材料（５０６−１）
として不純物添加などで低抵抗化されており、電極材料
として申しぶんなく、図中には示されてないが６１０の
電極と層間絶縁膜のコンタクトホールを通して接続され
ている０本例で６１０は透明電極としてＩＴＯ膜を用い
、６０１の基板を透明として基板側から光を入れる構造
とすることで成り立っている。さらに、６０７−２の電
極は薄膜トランジスタに接続、また６１０に接続されて
いる６０６−２の配線用シリコン材料は層間絶縁膜の下
にある。このことより、格別の効果を有する固体撮像素
子が提供できる。つまり６０６−２の材料を６０７−３
のビデオ配線（もちろん６０７−１と６０７−２と同一
材料で同一工程で作成）に接続するとき、ビデオ配線を
複数設けて、６０８にコンタクトホールをあけるときに
望む位置で望むビデオ配線に接続することができる。こ
の構造をもってして、新規材料などを用いることなく容
量形成出来るとともに複数のビデオ配線を持つ固体撮像
素子チップが作成できる。この必要がなければもちろん
透明電極（ＩＴＯなど）６１Ｏと配線６０７−３との直
接コンタクトを利用して６０６−２の電極は６０７−２
の配線とコンタクトをとる方法もあり、コンタクトホー
ルは一工程となる。なお、誘電体をゲート絶縁膜として
第７図のような容量を作成することも出来る。７０４の
ゲート絶縁膜（第６図の６０５）を用いて、上で電極を
７０２と７０５の非単結晶シリコン〔第６図の６０２〜
６０３，６０６−１）として作成、コンタクトは７０３
の層間絶縁膜を通して配線材料でとればよい、ゲート絶
縁膜を容量の誘電体として用いることの利点は、ゲート
絶縁膜は通常数百〜数千オングストロームと薄く形成さ
れるため、少ない面積で大容量が形成できることにある
。容量下電極７０２の不純物濃度が不足し、印加電圧に
より容量値が異なる場合は、別に不純物注入工程を挿入
し、不純物濃度を大きくすれば良い、薄膜トランジスタ
のしきい値電圧制御のために不純物注入工程を用いる時
には、同時に不純物注入しても良い。第８図は本発明の実施例における、光電変換素子と並列
に設ける容量に薄膜トランジスタのゲート絶縁膜を誘電
体として用いた場合の素子構成例であり、同図（ａ）は
平面図、同図（ｂ）は断面図である。８０１は薄膜トラ
ンジスタのソース・ドレイン部及びチャネル部を形成す
る工程と同一工程で形成される薄膜で、容量の下電極と
なる。８０２はゲート電極を形成する工程と同一工程で形成さ
れる容量の上電極、８０３はゲート絶縁膜を形成する工
程と同一工程で形成される誘電体、８０４は配線、８０
５は容量下電極８０１と配線８０４を接続する為のコン
タクトホール、８０６は配線、８０７は配線８０６と容
量上電極８０２を接続する為のフンタクトホール、８０
８は層間絶縁膜である。同図（ａ）に示される如く本実
施例において容量の上電極はくし形状微細パターンとな
っている（これは網の目状などでもよい）が、これは薄
膜トランジスタのソース・ドレイン部形成の為の不純物
注入工程で上電極８０２に覆われている部分以外の下電
極８０１に不純物を注入し、その後熱拡散工程で下電極
全体に不純物を拡散させる為である。ゲート電極パター
ン幅を５μｍ程度とした時、容量上電極８０２のパター
ン幅は２μｍ以下が望ましい、この様な素子構成とする
事によりゲート絶縁膜を誘電体として容量な設けた場合
も、従来に比べ余分な不純物注入工程が不要となる。本発明において、光電変換部は非晶質シリコンを用いた
フォトグイオード構成とし実施例のほとんどは透明電極
を透明な絶縁基板の上に作成後に非晶質シリコンの堆積
を行った。上部の電極は配線材料を兼ねてシリコンと銅
を混入したアルミニウムをスパッタ法にて成膜した。も
ちろん他の材料を用いても本発明の本質に変わりなく、
クロム、ニッケル、ニクロム、チタンやタングステンな
どでもよい。非晶質シリコン部は高周波グロー放電にて
シランガスの分解を用いて行った。フォトダイオードは
ｐｉｎ構造とし、特に９層にはポロンをドープした非晶
質炭化シリコン（ａ−Ｓ　ｉ　ｘ　Ｃ＋−ｘ　：　Ｈ）
をシランとメタンガスにジボランガスを混入したものを
用いて作成、またｎ層も同様に非晶質炭化シリコンを用
いリンのドープを行った。ｉ層はシランガス（Ｓ　ｉ　
Ｈ４）を用い、十分な水素化を行った非晶質シリコンを
成膜している。この形式を取ることで、初めて十分良質
なダイオード特性を示し、熱工程に耐える高信頼性フォ
トダイオードが実現できた。また十分低い暗電流などを
持ち、薄膜トランジスタとのマツチングもよい。薄膜ト
ランジスタは、本例のほとんどで多結晶シリコンを用い
て作成した。多結晶シリコンは減圧ＣＶＤ法でシランガ
スを分解し、ゲート絶縁膜は熱酸化シリコン、ゲート電
極は高濃度ドープした多結晶シリコンを用い、ソースと
ドレイン部はイオン打ち込みによって作成した。これらの充電変換部や走査回路部は非単結晶であれば、
それぞれ非晶質、微結晶、多結晶などから選んで用いれ
ばよく、さらにはそれらの結晶性を改善したものを用い
ることもさらによい結果を生み出す。特に薄膜トランジ
スタに用いることで高速動作が可能となり、これからの
高速読み取り固体撮像装置への応用が広がる。また、そ
れぞれの構造はもちろん本例のみにしたがう必要はない
。画素選択スイッチに上記と同様に特性の向上をはかる方
法として、我々は以下の方法を見い出した。この方法に
よれば、画素選択用のアナログスイッチを流れる電流の
オン・オフ比を大きくし、高速高Ｓ／Ｎ比の固体撮像素
子を実現することにある。第９図に示される薄膜トランジスタＣ以下、ＴＰＴと呼
ぶ）のオン電流のＷ依存性に示される如く、Ｗ〉１０の
領域でＩＤ５＝Ａ−Ｗ＋Ｃ（Ａ、Ｃ：正の定数）・・・（１）
の形となる。このため、１個のＴＰＴでＷを、例久ば２
０μｍとした時ＩＤ５＝５０μＡとなるが、２個のＴＰ
Ｔを並列に設け、それぞれのＷをＩＯＬｔｍとした方が
ＩＤＳは大きく、６０ｕＡとなる。逆に述べれば、ＩＤ
Ｓが５０μＡ欲しい時、２個並列にＴＰＴを設ける場合
は単体のＷが８μｍ程度で良く、２個合計しても１６μ
ｍ程度となる。一方ＴＰＴのオフ電流はＷに正比例する
ため、２個並列に用いた方がオフ電流が小さくなる（オ
ン・オフ比が大きくなる）、従ってアナログスイッチの
オフ電流に起因するノイズ成分が小さくなる。更に、３個以上並列に用いた場合、この効果は増々大き
くなる。Ｗがさらに小さいＴＰＴに関しては、電子情報
通信学会技術研究報告ＳＤＭ８７−４９「多結晶Ｓｉを
用いた高耐圧ＴＦＴＪ　　（海上ら）に述べられている
が、本発明の場合は前記の如く、Ｗ＝１０μｍ程度の並
列ＴＰＴにおいても、充分効果がある。第１Ｏ図に本発明の実施例における、画素選択用のアナ
ログスイッチにＰｃｈＴＦＴを２個並列に用いている固
体撮像素子内部の回路図を示す。同図において、１００１は走査回路、１００２乃至１０
０４は走査回路よりの画素選択用配線であり、アナログ
スイッチの開閉制御端子でもある。１００５乃至１０１０はＰｃｈＴＦＴであり、１００５
及び１００６が並列に接続され、１個のアナログスイッ
チが構成されている。１ｏｌｌ乃至１０１３はアナログ
スイッチと光電変換素子を接続する配線、１０１４乃至
１０１６は光電変換素子、１０１７は電源線、１０１８
はビデオ配線であり、蓄積された光信号が出力される。第１１図は本発明の実施例におけるアナログスイッチに
ＴＰＴを２個並列に用いている固体撮像素子の、アナロ
グスイッチの平面図で、２画素分描かれている。同図に
おいて、第１０図と同一の数字は第１図と同一のものを
示す、１１０１乃至１１０４はＴＦＴのソース・ドレイ
ン部及びチャネル部を形成する多結晶シリコン薄膜で、
１１０１及び１００２により構成されるＴＰＴと１１０
２及び１００２により構成されるＴＰＴが並列に接続さ
れている。１１０５乃至１１ｏ８及び１１１３乃至１１
１６は多結晶シリコン薄膜と電源線１０１７を接続させ
る為のコンタクト穴、１１０９乃至１１１２及び１１１
７乃至１１２ｏは多結晶シリコン薄膜と光電変換素子へ
接続される配線を接続させる為のコンタクト穴である。第１２図は本発明の実施例におけるアナログスイッチに
ＴＰＴを２個並列に用いている固体撮像素子の、アナロ
グスイッチを、ＴＰＴのチャネル幅方向から垂直に見た
場合の断面図である。同図において、第１１図と同一の
記号は第１１図と同一のものを表わす、１２０１は絶縁
基板、１２゜２及び１２０３はＴＦＴのゲート絶縁膜で
ある。第１２図において、電流は紙面に垂直な方向に流れる。前記（１）式において、Ｃが正の定数であることは、多
結晶シリコンの壁面（第１２図における記号の）近傍部
分を流れる電流が多いものと解釈されるが、第１０．１
１．１２図に示す実施例は、従来例に比べ、壁面数が２
個多く、これにより高オン・オフ比になる。本実例にお
いて、アナログスイッチのチャネル長し＝４μｍ、ＴＰ
Ｔ単体のチャネル幅Ｗ＝１０μｍとした時、０°Ｃ〜６
０℃において、１画素読出時間ｔＬＬｓｅｃ、Ｓ／Ｎ比
３０ｄＢが達成され、高速高Ｓ／Ｎ比の固体撮像素子が
実現された。第１３図は本発明の実施例におけるアナログスイッチに
ＴＰＴを４個並列に用いている固体撮像素子の、アナロ
グスイッチの平面図で、２画素分描かれている。同図に
おいて第１１図と同一の記号は第１１図と同一のものを
表す、１３’０１乃至１３０８はＴＦＴのソース・ドレ
イン部及びチャネル部を形成する多結晶シリコン薄膜で
、１３０ｌ及び１００２．１３０２及び１００２．１３
０３及び１００２．１３０４及び１００２により構成さ
れるＴＰＴが並列に接続されている。１３０９乃至１３
１３及び１３１９乃至１３２３は多結晶シリコン薄膜と
電源線１０１７を接触させる為のコンタクト穴、１３１
４乃至１３１８及び１３２４及び１３２８は多結晶シリ
コン薄膜と光電変換素子へ接続される配線を接触させる
為のコンタクト穴である１本実施例においては第１０、
ｌｌ、１２図実施例に比べ、更にアナログスイッチのオ
ン・オフ比が向上する。並列に設けるＴＰＴの個数が多
いほど、アナログスイッチのオン・オフ比が向上するた
め、パターンの余裕があれば、それに応じて個数を増や
せばよい。絶縁基板上にＴＰＴによるアナログスイッチ及び駆動回
路、非晶質シリコンによる光電変換素子を設けて成る固
体擾像装置の場合、アナログスイッチ部は平面的に大分
ゆとりがあるため、本発明は容易に実施できる。また、
ＴＰＴで構成される駆動回路の部分にも、平面的に余裕
があれば本発明を用いれば良い。［発明の効果］以上述べたように本発明によれば、大面積型の固体撮像
素子で特には素子チップを一列にし、光電変換部を直線
上に配列した形式を有し、絶縁性の材料上に少なくとも
一部は非単結晶による光電変換部とその走査回路を形成
してなる固体撮像装置において、内部回路を大幅に変更
することなく全域でノイズが低下し、高いＳＮ比が得ら
れる。特にビデオ配線を複数備えた形式において、高速性が実
現でき、著しい効果を有する。また、複数の素子チップを有する場合、その接続箇所に
おいて、−本の素子チップに近い低ノイズ特性を示し、
複数の素子チップを用いることによるＳＮ比の劣化は最
小限に押さえられる。またこの構成は、チップへの入出
力線は最小に押えられ、周辺の信号処理系も最小限です
み、単純な構成で低コストな固体撮像素子が実現できる
。さらに、高密度で高速な固体擾像装置が実現できると
共に、大きなダイナミックレンジを有する、高性能で高
ＳＮな固体撮像素子となる。もちろん本発明の各素子は単独で用いてもよ（、非単結
晶材料によるトランジスタ、ダイオードや光電変換素子
を用いる装置一般に応用可能である。

【図面の簡単な説明】

第１図（ａ）（ｂ）（ｃ）は、本発明の固体擾像装置に
用いる素子チップ内部基本構成回路図例である。第２図（ａ）（ｂ）（ｃ）は、第１図で示した例のタイ
ミング図である。第３図は、本発明の素子チップ構成図例、及び実装後の
装置図例である。第４図は、本発明の光電変換部周辺図であり、トランジ
スタ制御用配線を描いた図である。第５図は、第４図のほかの例を示す図である。第６図は、本発明で用いた光電変換素子そしてその選択
用のスイッチ、及び容量部の断面図例である８第７．８図（ａ）（ｂ）は、第６図容量部の別の例を示
す図である。第９図は、本発明例で用いた薄膜トランジスタのドレイ
ン電流のチャンネル幅依存性を示した図である。第１０図は、本発明の光電変換素子選択用のスイッチの
回路例を示した図である。第１１図は、本発明の光電変換素子選択用のスイッチの
平面図である。第１２図は、第１１図の一部の断面図である。第１３図は、第１１図の別の例を示す例図である。第１４図は、従来より用いられている中でも進んだ固体
撮像素子の一例の回路模式図である。以上出願人　セイコーエプソン株式会社代理人　弁理士　上　柳　雅　誉（他１名）Ｄ４−１：　　　　　　　　　　　　　：（ａ）第２図（ｂ）第５図ＩＤ５（μＡ〉第図第図第８図（ｂ）

Claims

【特許請求の範囲】

（１）絶縁性の材料上に少なくとも一部は非単結晶によ
る光電変換部とその走査回路を形成してなる固体撮像素
子チップを単数もしくは複数用い、光電変換部に対しほ
ぼ平行方向に走っている入出力用の複数の配線が、各固
体撮像素子チップ内で交差する点を少なくとも一カ所以
上設けたことを特徴とする固体撮像装置。
（２）走査回路部用信号でクロックの正相及び逆相配線
が各固体撮像素子チップ内で交差する点を少なくとも一
カ所以上設けたことを特徴とする請求項１記載の固体撮
像装置。
（３）光電変換素子選択信号群の内、同一信号で複数の
光電変換素子を同時に選択する走査回路部を有すること
を特徴とする請求項１記載の固体撮像装置。
（４）光電変換部信号出力用のビデオ配線を複数有し、
各固体撮像素子チップ内で交差する点を少なくとも一カ
所以上設けたことを特徴とする請求項１記載の固体撮像
装置。
（５）複数の固体撮像素子チップを用い、その光電変換
素子をほぼ同一直線上に配置したことを特徴とする請求
項１記載の固体撮像装置。
（６）少なくとも走査回路部の一部に多結晶シリコンに
よる薄膜トランジスタを用いたことを特徴とする請求項
１記載の固体撮像装置。
（７）隣接する二組の光電変換素子群を常に選択してい
ることを特徴とする請求項１記載の固体撮像装置。
（８）光電変換素子に非晶質シリコンを少なくとも含む
フォトダイオードを用いたことを特徴とする請求項１記
載の固体撮像装置。
（９）フォトダイオードとしてｐｉｎ構造を取り、ｐ層
、ｎ層を非晶質シリコンカーバイトとしたことを特徴と
する請求項８記載の固体撮像装置。
（１０）光電変換部とその走査回路部のいずれか、もし
くは少なくとも一部に非単結晶の結晶性を改善した材料
を用いることを特徴とする請求項１記載の固体撮像装置
。
（１１）絶縁性の材料上に少なくとも一部は非単結晶に
よる光電変換部とその走査回路を形成してなる固体撮像
素子チップを単数もしくは複数用い、各固体撮像素子チ
ップ内で最初と最後に選択される光電変換素子群の選択
用信号配線に於て、その他の光電変換素子群選択用信号
配線が存在しない側に、配線パターンを設け、固体撮像
素子駆動電源などの接地電位に固定したことを特徴とす
る固体撮像装置。
（１２）複数の固体撮像素子チップを用い、その光電変
換部を同一直線上に配置したことを特徴とする請求項１
１記載の固体撮像装置。
（１３）各固体撮像素子チップの走査回路部を直列に接
続し、各充電変換部内の光電変換素子群を順次選択して
いく走査方法で、各固体撮像素子チップ間伝達信号パル
スの立ち上がり、立ち下がり共に一つの光電変換素子群
選択期間内に変化し始める信号伝達回路部を有すること
を特徴とする請求項１１記載の固体撮像装置。
（１４）少なくとも走査回路部の一部に多結晶シリコン
による薄膜トランジスタを用いたことを特徴とする請求
項１１記載の固体撮像装置。
（１５）隣接する二組の光電変換素子群を常に選択して
いることを特徴とする請求項１１記載の固体撮像装置。
（１６）光電変換素子に非晶質シリコンを少なくとも含
むフォトダイオードを用いたことを特徴とする請求項１
１記載の固体撮像装置。
（１７）フォトダイオードとしてｐｉｎ構造を取り、ｐ
層、ｎ層を非晶質シリコンカーバイトとしたことを特徴
とする請求項１６記載の固体撮像装置。
（１８）光電変換部とその走査回路部のいずれか、もし
くは両方の少なくとも一部に非単結晶の結晶性を改善し
た材料を用いることを特徴とする請求項１１記載の固体
撮像装置。
（１９）光電変換素子群選択用信号配線と接地電位に固
定した配線パターンに、同一材料を用いたことを特徴と
する請求項１１記載の固体撮像装置。
（２０）絶縁性の材料上に少なくとも一部は非単結晶に
よる光電変換部とその走査回路を形成してなる固体撮像
素子チップを単数もしくは複数用い、少なくとも各光電
変換素子選択用のスイッチにトランジスタを用い、該ト
ランジスタを２個以上並列に設けた選択スイッチ部を有
することを特徴とする固体撮像装置。
（２１）２個以上並列に設けた光電変換素子選択トラン
ジスタで、チャンネル幅が１０μｍ以下であることを特
徴とする請求項２０記載の固体撮像装置。
（２２）少なくとも走査回路部や各光電変換素子選択用
のスイッチの一部に多結晶シリコンによる薄膜トランジ
スタを用いたことを特徴とする請求項２０記載の固体撮
像装置。
（２３）光電変換素子に非晶質シリコンを少なくとも含
むフォトダイオードを用いたことを特徴とする請求項２
０記載の固体撮像装置。
（２４）フォトダイオードとしてｐｉｎ構造を取り、ｐ
層、ｎ層を非晶質シリコンカーバイトとしたことを特徴
とする請求項２４記載の固体撮像装置。
（２５）光電変換部とその走査回路部のいずれか、もし
くは両方の少なくとも一部に非単結晶の結晶性を改善し
た材料を用いることを特徴とする請求項２０記載の固体
撮像装置。
（２６）絶縁性の材料上に少なくとも一部は非単結晶に
よる光電変換部とその走査回路を形成してなる固体撮像
素子チップを単数もしくは複数用い、光電変換部の各光
電変換素子に並列に走査回路部もしくは光電変換部形成
材料を電極及び誘電体とし、容量部を形成したことを特
徴とする固体撮像装置。
（２７）光電変換素子選択信号群の内、同一信号で複数
の光電変換素子を同時に選択する走査回路部を有するこ
とを特徴とする請求項２６記載の固体撮像装置。
（２８）走査回路部に用いた素子材料を片側電極、光電
変換部の電極材料を対向電極とし、走査回路部配線のた
めの層間絶縁膜を誘電材料として容量を形成した請求項
２６記載の固体撮像装置。
（２９）少なくとも走査回路部の一部に多結晶シリコン
による薄膜トランジスタを用いたことを特徴とする請求
項２６記載の固体撮像装置。
（３０）光電変換素子に非晶質シリコンを少なくとも含
むフォトダイオードを用いたことを特徴とする請求項２
６記載の固体撮像装置。
（３１）フォトダイオードとしてｐｉｎ構造を取り、ｐ
層、ｎ層を非晶質シリコンカーバイトとしたことを特徴
とする請求項３０記載の固体撮像装置。
（３２）光電変換部とその走査回路部のいずれか、もし
くは両方の少なくとも一部に非単結晶の結晶性を改善し
た材料を用いることを特徴とする請求項２６記載の固体
撮像装置。