JPS63181369A - 光電変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ファクシミリ等のような原稿画像読取り用に
用いられる光電変換装置に関する。

従来の技術 従来、ファクシミリ等では読取り素子としてＣＣＤ等の
ＩＣセンサーを用いるのが一般的であったが、センサー
を小型化し得るものの縮小光学系によって装置全体が大
型化することから、近年では、原稿と１：１の対応関係
を持たせた等倍密着型イメージセンサ−が注目されてい
る。

第１２図はこのような等倍密着型イメージセンサ−の従
来例の外観構成を概略的に示すものである。まず、ガラ
ス等の短冊状の絶縁性基板１上にはその長手方向に沿わ
せて多数の光電変換素子を直線状に配列させたセンサー
アレイ２が形成されている。そして、センサーアレイ２
に平行に各光電変換素子をスイッチング駆動する薄膜ト
ランジスタを直線状に配列した薄膜トランジスタアレイ
３が形成されている。更に、薄膜トランジスタアレイ３
よりも下部側には配線処理部４等が形成され、かつ、前
記薄膜トランジスタアレイ３中の各薄膜トランジスタの
ゲート電極に駆動パルスを順次印加させるための駆動用
ＩＣチップ５が実装されている。６は基板ｌ端部に形成
された外部回路との接続用の端子部である。

そして、このような光電変換装置の実際の製造工程を考
えると、最初は第１３図に示すように大きな基板７を用
意しておき、この基板７上に薄膜形成プロセス等により
薄膜トランジスタ等の必要な素子を形成した後、第１２
図に示したようなセンサーデバイスとなるように、基板
１を切断分離するという多数個取りにより行なうのが一
般的である。このような多数個取りを考えれば、各セン
サーデバイスはなるべく小さい方が無駄がなくて効率が
よい。

発明が解決しようとする問題点 ところが、従来のセンサーデバイスの１単位構成をみる
と、第１２図に示したように、センサーアレイ２、薄膜
トランジスタアレイ、駆動用ＩＣチップ５等が基板１の
幅方向に順次配列されているので、基板１の幅の広いも
のとなっている。特に、駆動用ＩＣチップ５周りをみる
と、この駆動用ＩＣチップ５に対するボンディングワイ
ヤ接続等が幅方向において行なわれているものであり、
駆動用ＩＣチップ５配置位置の長手方向に大きなデッド
スペースを生じているものである。この結果、第１３図
のような多数個取りに際して大きな基板７から取れるデ
バイス数が減り、製造コストないしは材料費が嵩むこと
になる。

問題点を解決するための手段 絶縁性基板上に多数の光電変換素子を直線状に配列させ
たセンサーアレイを形成し、このセンサーアレイ中の各
光電変換素子を順次個別にスイッチング駆動する薄膜ト
ランジスタを前記センサーアレイに平行に直線状に配列
させた薄膜トランジスタアレイを形成し、この薄膜トラ
ンジスタアレイの各薄膜トランジスタのゲート電極に駆
動パルスを印加する駆動用ＩＣチップを前記センサーア
レイのアレイ方向の端部に位置させて前記基板上に設置
する。

作用 薄膜トランジスタを駆動するために基板上に実装配線さ
れる駆動用ＩＣチップは、基板上においてセンサーアレ
イのアレイ方向の端部に位置するので、駆動用ＩＣチッ
プ分だけ長さは長くなるものの、基板の幅方向について
は駆動用ＩＣチップ専用の幅を必要とせず、全体の面積
は大幅に減少する。よって、多数個取り製造に有利なも
のとなる。

実施例 本発明の第一の実施例を第１図及び第２図に基づいて説
明する。第１２図で示した部分と同一部分は同一符号を
用いて示す。まず、本実施例の回路構成を第２図により
説明する。センサーアレイ２はａ−Ｓｉ材料等を充電変
換材料とする、例えばプレナー型の多数の光電変換素子
８を等間隔で直線状に配列してなり、これらの光電変換
素子８の共通電極側にはバイアス電源９が接続されてい
る。そして、個別電極側には各々薄膜トランジスタ１０
が接続されている。これらの薄膜トランジスタ１０も前
記光電変換素子８と同様に直線状に多数配列されて薄膜
トランジスタアレイ３がセンサーアレイ２と平行状態で
形成されている。更に、駆動用ＩＣチップ５はこれらの
薄膜トランジスタ１ｏの各ゲート電極に接続され、これ
らのゲート電極に駆動パルスを順次印加して薄膜トラン
ジスタ１０をスイッチングさせることにより、対応する
光電変換素子８を個別に順次スイッチング駆動させ、そ
の光電変換素子８の受けている光量に応じた信号を電気
的信号として出力端子１１から取出すものである。この
ような回路構成は第１２図の場合も採用されるものであ
る。

しかして、本実施例では、薄膜トランジスタアレイ３の
各薄膜トランジスタ１０に対する駆動用ＩＣチップ５を
基板１上の長手方向の端部、具体的にはセンサーアレイ
２のアレイ方向の一端に位置させて配置させたものであ
る。

このようなレイアウトによれば、センサーデバイス、即
ち基板１の大きさが第１２国力式に比べて長手方向は長
くなるものの、幅方向が短めとなり、全体の面積が減少
していることが判る。まず、基板１の長手方向の長さを
考えると読取り幅による規制を受け、読取り幅相当に渡
る長さのセンサーアレイ２を形成し得ることは最低限要
求される。

つまり、ある程度の読取り幅を考えると、基板ｌの基本
型として短冊状に長くなるのは避けられない。そして、
例えば駆動用ＩＣチップ５の幅サイズが２ｍｍ、ボンデ
ィング用スペース（幅方向）が片側２Ｍずつで両側では
４順の場合、第１２図に示した従来方式の場合には駆動
用ＩＣチップ５によって６閣分程度の幅の広がりが基板
１に要求されるものとなるが、本実施例によれば基板１
の長手方向の一端に駆動用ＩＣチップ５の長さ分を増や
せば、幅方向については駆動用ＩＣチップ５専用の幅ス
ペース（６閣）を必要としないものである。即ち、駆動
用ＩＣチップ５が幅方向に独立的に存在する場合のデッ
ドスペースと、基板１の長手方向一端に独立的に存在す
る場合のデッドスペースとでは、後者の方が極めて小さ
いものとなる。

よって、第１３図に示したような多数個取りを行なう際
に、本実施例の基板１は細長い状態で面積が減少してい
るので、多数個取りし得るデバイス数が増え有利ものと
なる。

つづいて、本発明の第二の実施例を第３図及び第４図に
より説明する。本実施例では、まず、センサーアレイ２
中の光電変換素子８がＭずつグループ分けされてｎ個の
ブロックＢ、〜Ｂｎが分割設定されている。そして、各
光電変換素子８毎に設けられた薄膜トランジスタ１０は
第１薄膜トランジスタアレイ３を構成するものとなり、
ブロックＢ、〜Ｂｎ単位でゲート電極が共通接続され、
第１駆動用ＩＣチップ１２に接続されいる。又これらの
薄膜トランジスタ１０のドレイン側には各ブロック単位
でこれらの薄膜トランジスタ１０を順次個別にスイッチ
ング駆動する薄膜トランジスタ１３．１４がマトリック
ス配線回路１５を介して接続されている。このような薄
膜トランジスタ１３゜１４もブロック内の素子と同一数
ずつ設けられて第２薄膜トランジスタアレイ１６が形成
されている。そして、このような薄膜トランジスタ１３
゜１４のゲート電極に駆動パルスを印加してスイッチン
グ駆動する第２駆動用ＩＣチップ１７が設けられている
。ここで、薄膜トランジスタ１３，１４は１ドツト分に
対して２個で一対となっており、一方の薄膜トランジス
タ１３は第２駆動用ＩＣチップ１７に直接接続され、他
方の薄膜トランジスタ１４は第２駆動用ＩＣチップ１７
に対してインバータ１８を介して接続されている。そし
て、任意の一対の薄膜トランジスタ１３．１４に対して
は同一のパルスが印加されることにより、一方の薄膜ト
ランジスタ１３又は１４がオンする時には他方の薄膜ト
ランジスタ１４又は１３は必ずオフするように設定され
ている。これは、読取り非選択ラインは常時オフ状態と
しておくことにより、この読取り非選択ラインからのリ
ーク電流が、薄膜トランジスタ１３のオンしている読取
り信号ライン中に流れ込むことによりＳ／Ｎ比が低下し
ないようにするためである。つまり、薄膜トランジスタ
８側はブロック駆動用、薄膜トランジスタ１３．１４側
は走査駆動用として機能する。

しかして、本実施例によれば、２個の駆動用ＩＣチップ
１２．１７が必要となるが、これらの駆動用ＩＣチップ
１２．１７を第３図に示すように、基板１の長手方向の
両端、具体的にはセンサーアレイ２の長手方向の両端の
位置に分けて配置させ実装するものである。

更に、本発明の第三の実施例を第５図ないし第９図によ
り説明する。本実施例は、前記実施例中に示した２個の
第１，２駆動用ＩＣチップ１２゜１７を駆動用ＩＣチッ
プ１８としてワンチップ化し、この駆動用ＩＣチップ１
８を第６図に示すように基板１上にてセンサーアレイ２
の一端に配置させたものである。

ところで、本実施例のデバイスの薄膜構成、製造プロセ
ス等を第７図及び第８図を参照して説明する。まず、第
７図は電極形状を示すもので、光電変換素子８の共通電
極１９と個別電極２０とは平面内で互いに対向する櫛歯
形状とされ、一点鎖線を用いて示す領域が１つの充電変
換素子８分となる。そして、個別電極２０側は薄膜トラ
ンジスタ１０のソース電極２１と一体化され、ゲート電
極２２上にてドレイン電極２３側と対向する形状とされ
ている。これらの電極を含めて光電変換素子８及び薄膜
トランジスタ１０（センサーアレイ２及び薄膜トランジ
スタアレイ３）は第８図に示すように、薄膜プロセスに
より形成される。まず、絶縁性の基板１上にはゲート電
極２２が形成される。これは、例えばＣｒ膜をスパッタ
リング法等により形成し、フォトエツチングによりパタ
ーン化することにより形成される。次に、プラズマＣＶ
Ｄ法によりＳｉｎ、膜２４、ａ−５ｉ：Ｈ膜２５を各々
０．３４ｍずつの膜厚で連続形成し、これらを図示の如
く、光電変換素子８や薄膜トランジスタ１０を形成すべ
き部分にのみ残すようにドライエツチングによりパター
ン化する。従って、Ｓｉ０．膜２４はゲート電極絶縁膜
として機能する。

又、ａ−３ｉ：Ｈ膜２５は光電変換膜ないしは半導体膜
として機能する。次に、これらの上にＭ。

及びＡＱをスパッタリングにより各々０．　２４＋ｉ。

ｊｇｍずつの膜厚で成膜し、フォトエツチングによりパ
ターン化する。これにより、光電変換素子８の共通１極
１９、個別電極２０及び薄膜トランジスタ１ｏのソース
電極２１及びドレイン電極３が同時に形成される。なお
、マトリックス配線回路１５部分、駆動用ＩＣチップ１
８のボンディング用パッド部、端子部６等もこれらのパ
ターン形成時に適宜パターン形成される。

このような製造プロセスの下に、例えばＡ４サイズの原
稿を読取る密着型等倍イメージセンサ−として第６図の
如く製造・実装した場合のデバイスサイズについて、第
９図を参照して説明する。

ここでは、光電変換素子８の配列密度を８ｐｅｌ／閣と
した。これによれば、センサーアレイ２の長さく即ち、
読取り幅）Ｑ、としては２１６＋ｎｍ必要である。又、
右側端部のスペース長さΩ２は３鴫とした。更に、セン
サーアレイ２の左側端部には長さＱ、＝６ｍｍのスペー
スを確保し、このスペース内に駆動用ＩＣチップ１８を
実装配線した。この結果、基板１の長手方向の長さＱは
ｆｌ＝２２７ｍとなったが、基板１の幅Ｗはｗ＝９ｎｕ
ａに納めることができたものである。これにより、本実
施例方式の基板１の面積は２２７Ｘ９＝２０４３ｍｍ″
となる。

ちなみに、駆動用ＩＣチップ１８のレイアウトのみを従
来方式と同様とした場合には、第１４図に示すように、
長手方向の長さとしては読取り幅Ｑ、＝２１８ｍｍの両
端にスペース長さＱ、　＝３＋ｎｍずつ設ければよいた
め、長さｆｉ＝２２２ｍｎ＋と短めとなる。しかし、幅
方向については、駆動用ＩＣチップ１８の分も含むため
、ｗ＝１３ｍｍと広がったものである。この結果、第１
４図の場合には、基板１の面積が２２２Ｘ１３＝２８８
６閣１と増えてしまったものである。つまり、従来方式
に対する本実施例方式の面積比を考えると、約７０％程
度に面積が大幅に減少するものとなる。これにより、例
えば第１３図で説明したような同一基板からの多数個取
りを行なう場合を考えると、第９図によれば、第１４図
の場合の３０％増し分の多数個取りができることとなり
、１個当りのデバイスの材料費、製造コストの低減等の
面で有利なものとすることができる。又、デバイス自体
が幅細となるので、このようなデバイスを用いる装置の
小型化にも寄与し得る。

更に、本発明の第四の実施例を第１０図及び第１１図に
より説明する。ここで、例えば前記第二又は第三の実施
例のように、光電変換素子８の信号電流を取出すための
スイッチング駆動を、ブロック駆動及び走査駆動を薄膜
トランジスタ８，１３．１４により行ない、例えばＡ４
サイズの原稿を素子密度８素子／圓で１ライン＝１７２
８素子のデバイスにて、線速度２ｍｓ／ラインで読取る
場合を考える。この場合、ブロック駆動側にあっては、
スイッチング時間は例えば１ブロツクが３２素子で５４
ブロツク構成であるので、２ｍ５１５４ブロツク幻３７
μＳ／ブロツクなるスイッチング時間であり、そのスイ
ッチング周波数は２７ＫＨｚとなる。一方、走査駆動側
にあっては、スイッチング時間は２ｍｓ／　１７２８素
子＃Ｌ２ｓｓ／素子なる時間となり、スイッチング周波
数が８３０ＫＨｚとなってしまう。ここに、薄膜トラン
ジスタ８．１３．１４の半導体層は前述したようにアモ
ルファスシリコンａ−５Ｌを利用して形成しているため
、スイッチング周波数は８０〜１００Ｋ８２程度であり
、結晶シリコンからなるアナログスイッチ等のスイッチ
ング素子に比べて遅いものである。よって、上述したよ
うな２ｍｓ／ラインの如き高速読取りを行なう場合を想
定すれば、ブロック駆動は薄膜トランジスタ８によって
可能といえるが、走査駆動側は薄膜トランジスタ１３．
１４では困難である。

このような点に鑑み、本実施例では高速読取りを行なう
場合、ブロック駆動側については薄膜トランジスタ８に
よって行なうが、走査駆動用としては薄膜トランジスタ
１３．１４による第２薄膜トランジスタアレイ１６に代
えて、シリコン単結晶構成によるアナログスイッチアレ
イＩＣチップ２６を用い、高速駆動を可能としたもので
ある。

そして、このようなアナログスイッチアレイＩＣチップ
２６も駆動用ＩＣチップ１２と同様に、基板１上にてセ
ンサーアレイ２のアレイ方向の端部に配置させて実装配
線するものである。

発明の効果 本発明は、上述したように駆動用Ｉ　’Ｃチップは基板
上でセンサーアレイのアレイ方向の端部に位置させて実
装配線させるようにしたので、基板の幅方向に駆動用Ｉ
Ｃチップ専用の設置スペースを確保する必要がなく、１
デバイス当りの基板の幅を短めとし、面積を減少させる
ことができ、よって、同一基板から多数個取りする場合
の多数個取りできるデバイス数が多いものとなり、材料
費及び製造コストの面で有利なものとすることができ、
更には、マトリックス配線駆動に際して走査駆動する側
については薄膜トランジスタプレイに代えてアナログス
イッチアレイＩＣチップとしてこのＩＣチップをも基板
端部に配置させるようにしたので、小型化を図りつつ、
高速走査を可能とすることができるものである。

【図面の簡単な説明】

第１図及び第２図は本発明の第一の実施例を示すもので
、第１図は概略斜視図、第２図は回路図、第３図及び第
４図は本発明の第二の実施例を示すもので、第３図は回
路図、第４図は概略斜視図、第５図ないし第９図は本発
明の第三の実施例を示すもので、第５図は回路図、第６
図は概略斜視図、第７図は電極パターンの平面図、第８
図は第７図のＡ−Ａ線断面図、第９図は寸法を説明する
ための平面図、第１０図及び第１１図は本発明の第四の
実施例を示すもので、第１０図は回路図、第１１図は概
略斜視図、第１２図は従来例を示す概略斜視図、第１３
図は多数個取りを示す平面図、第１４図は従来例による
寸法を説明するための平面図である。 １・・・絶縁性基板、２・・・センサーアレイ、３・・
・薄膜トランジスタアレイ、５・・・駆動用ＩＣチップ
、８・・・光電変換素子、１０・・・薄膜トランジスタ
、１２・・・第１駆動用ＩＣチップ、１３．１４・・・
薄膜トランジスタ、１５・・・マトリックス配線回路、
１６・・・第２薄膜トランジスタアレイ、１７・・・第
２駆動用ＩＣチップ、１８・・・駆動用ＩＣチップ、２
６・・・アナログスイッチアレイＩＣチップ 、５　」　ワ 悶 １７　図 １７図 、Ｉｑ １０　図

Claims (1)

1. 【特許請求の範囲】 １、絶縁性基板上に多数の光電変換素子を直線状に配列
   させたセンサーアレイを形成し、このセンサーアレイ中
   の各光電変換素子を順次個別にスイッチング駆動する薄
   膜トランジスタを前記センサーアレイに平行に直線状に
   配列させた薄膜トランジスタアレイを形成し、この薄膜
   トランジスタアレイの各薄膜トランジスタのゲート電極
   に駆動パルスを印加する駆動用ＩＣチップを前記センサ
   ーアレイのアレイ方向の端部に位置させて前記基板上に
   設置したことを特徴とする光電変換装置。 ２、絶縁性基板上に多数の光電変換素子を直線状に配列
   させたセンサーアレイを形成し、このセンサーアレイ中
   の前記光電変換素子を複数のブロックに分割設定し、前
   記各ブロック毎にそのブロック内の光電変換素子を同時
   にスイッチング駆動する薄膜トランジスタを前記センサ
   ーアレイに平行に直線状に配列させた第１薄膜トランジ
   スタアレイを形成し、前記第１薄膜トランジスタアレイ
   の各薄膜トランジスタにマトリックス配線回路を介して
   接続されて前記光電変換素子を順次個別にスイッチング
   駆動する薄膜トランジスタを前記センサーアレイに平行
   に直線状に配列させた第２薄膜トランジスタアレイを形
   成し、前記第１薄膜トランジスタアレイの各薄膜トラン
   ジスタのゲート電極に駆動パルスを印加する第１駆動用
   ＩＣチップと前記第２薄膜トランジスタアレイの各薄膜
   トランジスタのゲート電極に駆動パルスを印加する第２
   駆動用ＩＣチップとを前記センサーアレイのアレイ方向
   の端部に位置させて前記基板上に設置したことを特徴と
   する光電変換装置。 ３、絶縁性基板上に多数の光電変換素子を直線状に配列
   させたセンサーアレイを形成し、このセンサーアレイ中
   の前記光電変換素子を複数のブロックに分割設定し、前
   記各ブロック毎にそのブロック内の光電変換素子を同時
   にスイッチング駆動する薄膜トランジスタを前記センサ
   ーアレイに平行に直線状に配列させた第１薄膜トランジ
   スタアレイを形成し、前記第１薄膜トランジスタアレイ
   の各薄膜トランジスタにマトリックス配線回路を介して
   接続されて前記光電変換素子を順次個別にスイッチング
   駆動する薄膜トランジスタを前記センサーアレイに平行
   に直線状に配列させた第２薄膜トランジスタアレイを形
   成し、前記第１薄膜トランジスタアレイの各薄膜トラン
   ジスタのゲート電極に駆動パルスを印加し、かつ、前記
   第２薄膜トランジスタアレイの各薄膜トランジスタのゲ
   ート電極に駆動パルスを印加する駆動用ＩＣチップを前
   記センサーアレイのアレイ方向の端部に位置させて前記
   基板上に設置したことを特徴とする光電変換装置。 ４、絶縁性基板上に多数の光電変換素子を直線状に配列
   させたセンサーアレイを形成し、このセンサーアレイ中
   の前記光電変換素子を複数のブロックに分割設定し、前
   記各ブロック毎にそのブロック内の光電変換素子を同時
   にスイッチング駆動する薄膜トランジスタを前記センサ
   ーアレイに平行に直線状に配列させた第１薄膜トランジ
   スタアレイを形成し、前記第１薄膜トランジスタアレイ
   の各薄膜トランジスタにマトリックス配線回路を介して
   接続されて前記光電変換素子を順次個別にスイッチング
   駆動するアナログスイッチアレイＩＣチップを設け、前
   記第１薄膜トランジスタアレイの各薄膜トランジスタの
   ゲート電極に駆動パルスを印加する駆動用ＩＣチップと
   前記アナログスイッチアレイＩＣチップとを前記センサ
   ーアレイのアレイ方向の端部に位置させて前記基板上に
   設置したことを特徴とする光電変換装置。