JP3287370B2 - 固体撮像素子 - Google Patents
固体撮像素子Info
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- JP3287370B2 JP3287370B2 JP09092893A JP9092893A JP3287370B2 JP 3287370 B2 JP3287370 B2 JP 3287370B2 JP 09092893 A JP09092893 A JP 09092893A JP 9092893 A JP9092893 A JP 9092893A JP 3287370 B2 JP3287370 B2 JP 3287370B2
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- solid
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Description
【０００１】
【産業上の利用分野】本発明は、走査回路、主として垂
直走査駆動回路に特徴のある固体撮像素子、主として増
幅型固体撮像素子に関する。
直走査駆動回路に特徴のある固体撮像素子、主として増
幅型固体撮像素子に関する。
【０００２】
【従来の技術】増幅型固体撮像素子は大略図４に示すよ
うな回路構成を有している。同図において、１は画素素
子で、これが多数１、１、…マトリックス状に配置され
て画素素子アレイ２を成している。３は垂直走査回路
で、選択用クロックパルスを発生する選択用クロック発
生回路４と、該回路４から発生した選択用クロックパル
スにより制御される垂直走査駆動回路５からなり、該駆
動回路５の出力パルスにより上記アレイ２の行選択、即
ち垂直走査をする。
うな回路構成を有している。同図において、１は画素素
子で、これが多数１、１、…マトリックス状に配置され
て画素素子アレイ２を成している。３は垂直走査回路
で、選択用クロックパルスを発生する選択用クロック発
生回路４と、該回路４から発生した選択用クロックパル
スにより制御される垂直走査駆動回路５からなり、該駆
動回路５の出力パルスにより上記アレイ２の行選択、即
ち垂直走査をする。
【０００３】垂直走査駆動回路５は、ｐチャンネルＭＯ
ＳトランジスタＱｐとｎチャンネルＭＯＳトランジスタ
Ｑｎを接続したＣＭＯＳ回路により構成されている。
尚、６は水平走査及び映像信号の出力を行う水平走査回
路／出力回路である。
ＳトランジスタＱｐとｎチャンネルＭＯＳトランジスタ
Ｑｎを接続したＣＭＯＳ回路により構成されている。
尚、６は水平走査及び映像信号の出力を行う水平走査回
路／出力回路である。
【０００４】図５は垂直走査回路のパターンの従来例を
示す図である。図面において、７は電源バスライン、８
はＧＮＤバスラインであり、各ＣＭＯＳ回路に配線膜
（例えばアルミニウム膜）９、９、…、１０、１０、…
を介して電源電圧が印加される。１１はｐチャンネルＭ
ＯＳトランジスタＱｐとｎチャンネルＭＯＳトランジス
タＱｎのゲート間を接続する配線膜である。この図５か
ら明らかなように、従来の固体撮像素子の走査回路は、
垂直走査駆動回路４の外側にバスライン７、８の一部７
ａ、８ａを電源線として走らせ、そこから水平方向に延
びる配線膜９、９、…、１０、１０、…を介して各ＣＭ
ＯＳ回路に電源電圧を印加するようにしていた。
示す図である。図面において、７は電源バスライン、８
はＧＮＤバスラインであり、各ＣＭＯＳ回路に配線膜
（例えばアルミニウム膜）９、９、…、１０、１０、…
を介して電源電圧が印加される。１１はｐチャンネルＭ
ＯＳトランジスタＱｐとｎチャンネルＭＯＳトランジス
タＱｎのゲート間を接続する配線膜である。この図５か
ら明らかなように、従来の固体撮像素子の走査回路は、
垂直走査駆動回路４の外側にバスライン７、８の一部７
ａ、８ａを電源線として走らせ、そこから水平方向に延
びる配線膜９、９、…、１０、１０、…を介して各ＣＭ
ＯＳ回路に電源電圧を印加するようにしていた。
【０００５】
【発明が解決しようとする課題】ところで、図５に示す
ような従来の垂直走査回路によれば、垂直走査駆動回路
４の外側にバスライン７、８の一部７ａ、８ａを電源線
として走らせていたので、垂直走査回路の占有面積が広
くなり、延いては増幅型固体撮像素子の小型化が阻まれ
るという問題があった。というのは、駆動回路垂直走査
５の各ＣＭＯＳ回路はそれぞれ１個で水平方向に配置さ
れた多数の画素素子（数百乃至千数百個のＭＯＳトラン
ジスタ）を駆動しなければならないので、そのＣＭＯＳ
回路を構成するｐチャンネルＭＯＳトランジスタＱｐ、
ｎチャンネルＭＯＳトランジスタＱｎのゲート幅を相当
に広くしてコンダクタンスを大きくしなければならず、
垂直走査駆動回路５が狭からぬ面積を占有するうえに電
源線７ａ、８ａまでが独立して面積を占有するからであ
る。そして、電源線７ａ、８ａは電圧降下による選択用
クロックパルスの波形の鈍りを小さくするため、幅Ｗを
徒らに狭くすることはできない。
ような従来の垂直走査回路によれば、垂直走査駆動回路
４の外側にバスライン７、８の一部７ａ、８ａを電源線
として走らせていたので、垂直走査回路の占有面積が広
くなり、延いては増幅型固体撮像素子の小型化が阻まれ
るという問題があった。というのは、駆動回路垂直走査
５の各ＣＭＯＳ回路はそれぞれ１個で水平方向に配置さ
れた多数の画素素子（数百乃至千数百個のＭＯＳトラン
ジスタ）を駆動しなければならないので、そのＣＭＯＳ
回路を構成するｐチャンネルＭＯＳトランジスタＱｐ、
ｎチャンネルＭＯＳトランジスタＱｎのゲート幅を相当
に広くしてコンダクタンスを大きくしなければならず、
垂直走査駆動回路５が狭からぬ面積を占有するうえに電
源線７ａ、８ａまでが独立して面積を占有するからであ
る。そして、電源線７ａ、８ａは電圧降下による選択用
クロックパルスの波形の鈍りを小さくするため、幅Ｗを
徒らに狭くすることはできない。
【０００６】本発明はこのような問題点を解決すべく為
されたものであり、固体撮像素子の走査回路の占有面積
の縮小を図り、固体撮像素子の理論収率の向上を図るこ
とを目的とする。
されたものであり、固体撮像素子の走査回路の占有面積
の縮小を図り、固体撮像素子の理論収率の向上を図るこ
とを目的とする。
【０００７】
【課題を解決するための手段】請求項１の固体撮像素子
は、その走査回路が、切換用トランジスタに印加する電
源電圧を伝える複数の分割電源線を上記切換用トランジ
スタ形成領域上に出力点を避けてそれらのゲート長方向
（チャンネル長方向）に延びるように配設してなること
を特徴とする。請求項２の固体撮像素子は、請求項１の
固体撮像素子において、その走査回路が、各隣接分割電
源線間にそこを短絡する橋絡導通部を設けてなることを
特徴とする。
は、その走査回路が、切換用トランジスタに印加する電
源電圧を伝える複数の分割電源線を上記切換用トランジ
スタ形成領域上に出力点を避けてそれらのゲート長方向
（チャンネル長方向）に延びるように配設してなること
を特徴とする。請求項２の固体撮像素子は、請求項１の
固体撮像素子において、その走査回路が、各隣接分割電
源線間にそこを短絡する橋絡導通部を設けてなることを
特徴とする。
【０００８】
【作用】請求項１の固体撮像素子によれば、電源線が複
数の分割電源線に分割され、それが出力点を避けている
ので、各切換用トランジスタがゲート幅方向（チャンネ
ル幅方向）に複数の出力点が離間して配置されていても
電源電圧を伝える線を走査駆動回路上に通すことができ
る。請求項２の固体撮像素子によれば、各隣接分割電源
線間が橋絡導通部により短絡されているので電源電圧伝
達経路のインピーダンスを低くすることができる。
数の分割電源線に分割され、それが出力点を避けている
ので、各切換用トランジスタがゲート幅方向（チャンネ
ル幅方向）に複数の出力点が離間して配置されていても
電源電圧を伝える線を走査駆動回路上に通すことができ
る。請求項２の固体撮像素子によれば、各隣接分割電源
線間が橋絡導通部により短絡されているので電源電圧伝
達経路のインピーダンスを低くすることができる。
【０００９】
【実施例】以下、本発明固体撮像素子を図示実施例に従
って詳細に説明する。 図１及び図２は本発明固体撮像
素子の一つの実施例を示すもので、図１は平面図、図２
は図１の一部を示す拡大平面図である。本実施例に係る
走査回路は、図４に示した固体撮像素子の走査回路と
は、電源線が複数の分割電源線に分割され、各分割電源
線が垂直走査駆動回路上を通っている点で大きく異なっ
ているが、それ以外の点では共通し、共通する点につい
ては既に説明済みなので相違する点についてのみ説明す
る。
って詳細に説明する。 図１及び図２は本発明固体撮像
素子の一つの実施例を示すもので、図１は平面図、図２
は図１の一部を示す拡大平面図である。本実施例に係る
走査回路は、図４に示した固体撮像素子の走査回路と
は、電源線が複数の分割電源線に分割され、各分割電源
線が垂直走査駆動回路上を通っている点で大きく異なっ
ているが、それ以外の点では共通し、共通する点につい
ては既に説明済みなので相違する点についてのみ説明す
る。
【００１０】７ｂ、７ｂ、…は電源電圧のプラス側の電
源バスライン７に接続された分割電源線で、垂直方向に
配設されたｐ型ＭＯＳトランジスタＱｐ、Ｑｐ、…の配
設領域上をそのゲート長方向（チャンネル長方向：垂直
方向）に走っており、ＭＯＳトランジスタＱｐ、Ｑｐ、
…の出力点１２、１２、…とずれたところを走ってい
る。８ｂ、８ｂ、…は電源電圧のマイナス側のＧＮＤバ
スライン８に接続された分割電源線で、垂直方向に配設
されたｎ型ＭＯＳトランジスタＱｎ、Ｑｎ、…の配設領
域上をそのゲート長方向（チャンネル長方向）に走って
おり、出力点をずれたところを走っていることは分割電
源線７ｂ、７ｂ、…の場合と同じである。
源バスライン７に接続された分割電源線で、垂直方向に
配設されたｐ型ＭＯＳトランジスタＱｐ、Ｑｐ、…の配
設領域上をそのゲート長方向（チャンネル長方向：垂直
方向）に走っており、ＭＯＳトランジスタＱｐ、Ｑｐ、
…の出力点１２、１２、…とずれたところを走ってい
る。８ｂ、８ｂ、…は電源電圧のマイナス側のＧＮＤバ
スライン８に接続された分割電源線で、垂直方向に配設
されたｎ型ＭＯＳトランジスタＱｎ、Ｑｎ、…の配設領
域上をそのゲート長方向（チャンネル長方向）に走って
おり、出力点をずれたところを走っていることは分割電
源線７ｂ、７ｂ、…の場合と同じである。
【００１１】従って、本固体撮像素子の走査回路によれ
ば、電源線７ｂ、７ｂ，…、８ｂ、８ｂ、…が垂直走査
駆動回路５上を通っており、垂直走査駆動回路５と別個
に電源線が面積を占有しないので、従来の固体撮像素子
の走査回路において電源線が占有していた面積分の固体
撮像素子の走査回路の占有面積を狭くすることができ
る。そして、電源線が複数の分割電源線７ｂ、７ｂ，
…、８ｂ、８ｂ、…に分割されそれが出力点１２、１
２、…を避けているので、各切換用トランジスタＱｐ、
Ｑｎ、Ｑｐ、Ｑｎ、…がゲート幅方向（チャンネル幅方
向）に複数の出力点１２、１２、…が離間して配置され
ていても電源線を走査駆動回路５上に通すことができ
る。依って、固体撮像素子の走査回路の占有面積の縮小
を図り、固体撮像素子の理論収率の向上を図ることがで
きる。
ば、電源線７ｂ、７ｂ，…、８ｂ、８ｂ、…が垂直走査
駆動回路５上を通っており、垂直走査駆動回路５と別個
に電源線が面積を占有しないので、従来の固体撮像素子
の走査回路において電源線が占有していた面積分の固体
撮像素子の走査回路の占有面積を狭くすることができ
る。そして、電源線が複数の分割電源線７ｂ、７ｂ，
…、８ｂ、８ｂ、…に分割されそれが出力点１２、１
２、…を避けているので、各切換用トランジスタＱｐ、
Ｑｎ、Ｑｐ、Ｑｎ、…がゲート幅方向（チャンネル幅方
向）に複数の出力点１２、１２、…が離間して配置され
ていても電源線を走査駆動回路５上に通すことができ
る。依って、固体撮像素子の走査回路の占有面積の縮小
を図り、固体撮像素子の理論収率の向上を図ることがで
きる。
【００１２】図３は本発明固体撮像素子の別の実施例の
要部を示す平面図である。本実施例は図１、図２に示し
た実施例の各隣接分割電源線７ｂ・７ｂ間に図３に示す
ように一体にその間を電気的に短絡する橋絡導通部１
３、１３、…を設けたものであり、こうすることにより
電源電圧伝達経路のインピーダンスを低くすることがで
き、延いては走査用パルス波形の鈍りをより小さくでき
る。
要部を示す平面図である。本実施例は図１、図２に示し
た実施例の各隣接分割電源線７ｂ・７ｂ間に図３に示す
ように一体にその間を電気的に短絡する橋絡導通部１
３、１３、…を設けたものであり、こうすることにより
電源電圧伝達経路のインピーダンスを低くすることがで
き、延いては走査用パルス波形の鈍りをより小さくでき
る。
【００１３】
【発明の効果】請求項１の固体撮像素子は、その走査回
路が、切換用トランジスタに印加する電源電圧を伝える
複数の分割電源線を上記切換用トランジスタ形成領域上
にその出力点を避けてそれらのゲート長方向（チャンネ
ル長方向）に延びるように配設してなることを特徴とす
るものである。従って、請求項１の固体撮像素子によれ
ば、電源線が複数の分割電源線に分割されそれが出力点
を避けているので、各切換用トランジスタがチャンネル
幅方向に複数の出力点が離間して配置されていても電源
電圧を伝える線（分割電源線）を走査駆動回路上に通す
ことができる。
路が、切換用トランジスタに印加する電源電圧を伝える
複数の分割電源線を上記切換用トランジスタ形成領域上
にその出力点を避けてそれらのゲート長方向（チャンネ
ル長方向）に延びるように配設してなることを特徴とす
るものである。従って、請求項１の固体撮像素子によれ
ば、電源線が複数の分割電源線に分割されそれが出力点
を避けているので、各切換用トランジスタがチャンネル
幅方向に複数の出力点が離間して配置されていても電源
電圧を伝える線（分割電源線）を走査駆動回路上に通す
ことができる。
【００１４】請求項２の固体撮像素子は、その走査回路
が、各隣接分割電源線間にそこを短絡する橋絡導通部を
設けてなることを特徴とするものである。従って、請求
項２の固体撮像素子によれば、各隣接分割電源線間が橋
絡導通部により短絡されているので電源電圧伝達経路の
インピーダンスをより低くすることができる。
が、各隣接分割電源線間にそこを短絡する橋絡導通部を
設けてなることを特徴とするものである。従って、請求
項２の固体撮像素子によれば、各隣接分割電源線間が橋
絡導通部により短絡されているので電源電圧伝達経路の
インピーダンスをより低くすることができる。
【００１５】
【図１】本発明固体撮像素子の一つの実施例の要部を示
すパターン図である。
すパターン図である。
【図２】上記実施例の一部を示す拡大平面図である。
【図３】本発明固体撮像素子の別の実施例の要部を示す
平面図である。
平面図である。
【図４】増幅型固体撮像素子の概略回路構成図である。
【図５】垂直走査回路のパターンの従来例を示す図であ
る。
る。
７ｂ、８ｂ 分割電源線 Ｑｐ、Ｑｎ 切換用トランジスタ
Claims (2)
- 【請求項１】 ゲートに選択用クロックパルスを受けて
走査用出力パルスをそのゲート幅方向に離間して配置さ
れた複数個の出力点から出力する切換用トランジスタを
複数個上記ゲートの幅方向どうしが互いに平行になるよ
うに並設してなる走査回路を有する固体撮像素子におい
て、 上記各切換用トランジスタには、電源電圧を、上記複数
の切換用トランジスタが形成された切換用トランジスタ
形成領域上に上記出力点を避けてそれらのゲート長方向
に延びるように配設したところの電源線に接続された複
数の分割電源線を介して印加するようにしてなることを
特徴とする固体撮像素子の走査回路 - 【請求項２】 前記各隣接分割電源線間に、そこを短絡
する橋絡導通部を設けてなることを特徴とする請求項１
記載の固体撮像素子の走査回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09092893A JP3287370B2 (ja) | 1993-03-24 | 1993-03-24 | 固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09092893A JP3287370B2 (ja) | 1993-03-24 | 1993-03-24 | 固体撮像素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06283696A JPH06283696A (ja) | 1994-10-07 |
| JP3287370B2 true JP3287370B2 (ja) | 2002-06-04 |
Family
ID=14012106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09092893A Expired - Fee Related JP3287370B2 (ja) | 1993-03-24 | 1993-03-24 | 固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3287370B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01269280A (ja) * | 1988-04-20 | 1989-10-26 | Sony Corp | 光デイスク装置 |
-
1993
- 1993-03-24 JP JP09092893A patent/JP3287370B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06283696A (ja) | 1994-10-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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