JPH05211325A - Ｃｃｄ映像素子 - Google Patents

Ｃｃｄ映像素子

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JPH05211325A
JPH05211325A JP4237640A JP23764092A JPH05211325A JP H05211325 A JPH05211325 A JP H05211325A JP 4237640 A JP4237640 A JP 4237640A JP 23764092 A JP23764092 A JP 23764092A JP H05211325 A JPH05211325 A JP H05211325A
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vccd
photodiode
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transfer gate
region
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Sung M Lee
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    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/148—Charge coupled imagers
    • H01L27/14831—Area CCD imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
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Abstract

(57)【要約】 【目的】 同一チップサイズで解像度を向上させたＣＣ
Ｄを提供する。 【構成】 左右側に、規則的に、かつ交互に湾曲部を有
するジグザグ形で各ＶＣＣＤ領域を形成させ、それぞれ
のＶＣＣＤ領域の両側にホトダイオードを形成させた。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＣＣＤ映像素子（Ｃｈ
ａｒｇｅ Ｃｏｕｐｌｄ ｉｍａｇｅ Ｓｅｎｓｏｒ）
に関し、特にＶＣＣＤを垂直方向にジグザグ形で形成
し、各ＶＣＣＤの左右にホトダイオードを各々配列して
同一のチップサイズで画面の解像度を向上させることが
でるＣＣＤ映像素子に関する。
【０００２】
【従来の技術】一般に、ＣＣＤのような走査器具を用い
て信号を走査する方式としてインターレース方式および
非インターレース方式がある。前記方式中、非インター
レース方式は１つのフレームが複数のフィールドに構成
されて入力されるフィールド・データの順で画面に順次
走査し、またインターレース方式は１つのフレームが偶
数フィールドと奇数フィールドとで構成され、偶数フィ
ールド・データと奇数フィールド・データとが交互に走
査されるが、入力されるフィールド・データ順で先に奇
数フィールドのデータが画面に走査され、ついで偶数フ
ィールド・データが画面に走査される。したがって、前
記非インターレース方式は、走査速度が速いので、速く
動作する物体の実際画像を正確に捕捉することができ
る。これはミサイルのような軍用装備に用いられ、イン
ターレース方式は非インターレース方式に比べて走査速
度が遅いので、画像の安定感がある。これは主にＮＴＳ
Ｃ方式またはＰＡＬ方式のＴＶ画面の走査に用いられ
る。
【０００３】従来のインターレース方式のＣＣＤ映像素
子の構造を図１乃至図４を参照して説明する。図１は、
従来のインターレース方式のＣＣＤ映像素子の構成図で
ある。従来のインターレース方式のＣＣＤ映像素子は、
垂直方向に長く延長された各ＶＣＣＤ（Ｖｅｒｔｉｃａ
ｌ ＣＣＤ）領域が水平方向に一定間隔をおいて配列さ
れた複数のＶＣＣＤ領域と、各ＶＣＣＤ領域の一方の側
にのみ配列され入射された光により信号電荷を発生する
複数のホトダイオードＰＤと、前記各ＶＣＣＤ領域を通
して電送されるホトダイオードＰＤの信号電荷を水平方
向に電送するためのＨＣＣＤ（Ｈｏｒｉｚｏｎｔａｌ
ＣＣＤ）領域と、このＨＣＣＤ領域から入力される電荷
情報を電圧情報に変換して外部に出力するためのセンシ
ング増幅器とから構成される。
【０００４】図２は、従来のインターレース方式のＣＣ
Ｄ映像素子のレイアウト図である。ホトダイオードＰＤ
に蓄積された信号電荷をＶＣＣＤ領域に電送させるため
のトランスファゲートＴＧは、各フレームが２つのフィ
ールドで構成されるので、各フィールドに対応して２つ
のトランスファゲートが形成されている。第１トランス
ファゲートＴＧ1 は奇数フィールドから垂直方向に奇数
番目配列される、すなわち、奇数番目の水平走査ライン
に配列されるホトダイオードＰＤ1の信号電荷をＶＣＣ
Ｄ領域に電送させるためのトランスファゲートであり、
第２トランスファゲートＴＧ2 は偶数フィールドから垂
直方向に偶数番目配列される、すなわち、偶数番目の水
平走査ラインに配列されるホトダイオードＰＤ2 の信号
電荷をＶＣＣＤ領域に電送させるためのトランスファゲ
ートである。第１トランスファゲートＴＧ1 にはトラン
スファ電極ＰＧ1 が連結され、第２トランスファゲート
ＴＧ2 にはトランスファ電極ＰＧ2 が連結されて、ホト
ダイオードＰＤに蓄積された信号は、トランスファ電極
ＰＧ1 ／トランスファゲートＴＧ2 に印加されるＶＣＣ
Ｄクロック信号Ｖφ1−Ｖφ4 により４相としてＶＣＣ
Ｄ領域に電送される。
【０００５】図３（ａ）は、図２のａ−ａ′線による従
来のインターレース方式のＣＣＤ映像素子の縦断面図
で、トランスファゲートが形成されている部分の縦断面
図である。図３（ｂ）は、図２のｂ−ｂ′線による従来
のインターレース方式のＣＣＤ映像素子の縦断面図で、
トランスファゲートが形成されない部分の縦断面図であ
る。従来のＣＣＤ映像素子は、ｐ型ウェル２００がｎ型
基板１００上に形成され、ｐ型ウェル２００の上にはｎ
型ホトダイオードＰＤとｎ型ＶＣＣＤ領域とがチャネル
ストップ領域ＳＴによって互いに隔離されて形成されて
いる。さらに初期バイアス電圧を印加するためのｐ+ 型
薄膜３００がｎ型ホトダイオードＰＤの表面上に形成さ
れている。ＯＦＤ（Ｏｖｅｒ Ｆｌｏｗ Ｄｒａｉｎ）
電圧を制御するための浅いｐ型ウェル２００ａが各ｎ型
ホトダイオードＰＤの下部に形成され、深いｐ型ウェル
２００ｂが各ｎ型ＶＣＣＤ領域の下部に形成されてい
る。
【０００６】図３（ａ）で、各ｎ型ＶＣＣＤ領域および
チャネルストップ領域ＳＴの上部には１対のトランスフ
ァゲート電極ＰＧ1 の中、第１クロック信号Ｖφ1 を印
加するためのトランスファゲート電極ＰＧ1bが形成さ
れ、前記ホトダイオードＰＤと前記ＶＣＣＤ領域とを連
結するための第１トランスファゲートＴＧ1 が前記トラ
ンスファゲート電極ＰＧ1bに連結されている。
【０００７】図３（ｂ）で、各ｎ型ＶＣＣＤ領域および
チャネルストップ領域ＳＴの上部には１対のトランスフ
ァゲート電極ＰＧ1 の中、第２クロック信号Ｖφ2 を印
加するためのトランスファゲート電極ＰＧ1aが形成され
ている。前記ｎ型ＶＣＣＤ領域とホトダイオードＰＤと
はチャネルストップ領域ＳＴにより互いに隔離されてい
る。
【０００８】図４は、トランスファゲート電極ＰＧ1 ，
ＰＧ2 に印加するためのＶＣＣＤクロック信号Ｖφ1−
Ｖφ4 のタイミング図であり、図５は、図４の単位区
間（Ｋ）においてのＶＣＣＤクロック信号Ｖφ1−Ｖφ4
のタイミング図である。
【０００９】上述の構造を有する従来のインターレース
方式のＣＣＤ映像素子の動作を説明する。ホトダイオー
ドＰＤに光が入射されると、入射された光の強さにより
ホトダイオードＰＤより信号電荷が発生され、発生され
た信号電荷はトランスファゲート電極ＰＧ1 ，ＰＧ2 に
印加されるＶＣＣＤクロック信号Ｖφ1−Ｖφ4によりＶ
ＣＣＤ領域に電送される。奇数フィールドでは、トラン
スファゲート電極ＰＧ1 に印加されるＶＣＣＤクロック
信号Ｖφ1−Ｖφ2 により第１トランスファゲートＴＧ1
に‘ハイ’状態の電圧Ｖ1 が印加され、奇数番目の水平
走査ライン上に配列されたホトダイオードＰＤ1 で発生
された信号電荷がＶＣＣＤ領域に電送される。
【００１０】一方、偶数フィールドでは、トランスファ
ゲート電極ＰＧ1 に印加されるＶＣＣＤクロック信号Ｖ
φ3−Ｖφ4 により第２トランスファゲートＴＧ2 に
‘ハイ’状態の電圧Ｖ2 が印加され、偶数番目の水平走
査ライン上に配列されたホトダイオードＰＤ2 で発生さ
れた信号電荷がＶＣＣＤ領域に電送される。
【００１１】ＶＣＣＤ領域へ電送された信号電荷はＨＣ
ＣＤ領域に電送され、ＨＣＣＤ領域に印加されるＨＣＣ
Ｄクロック信号によりセンシング増幅器に印加されて最
終に電圧情報として外部へ出力される。
【００１２】前述した方式として出力された映像信号
は、図６に示すような形態として配列されるが、奇数フ
ィールドで第１トランスファゲートＴＧ1 の‘ハイ’状
態の電圧Ｖ1 が印加され出力される映像信号が“１”と
表示された位置に配列され、偶数フィールドで第２トラ
ンスファゲートＴＧ2 に‘ハイ’状態の電圧Ｖ2 が印加
され出力される映像信号が“２”と表示される位置に配
列される。
【００１３】
【発明が解決しようとする課題】しかしながら、従来の
インターレース方式のＣＣＤ映像素子は、各ＶＣＣＤ領
域の一側にのみホトダイオードが配列されているので画
像の解像度が低いという欠点があった。画像の解像度を
向上させるためホトダイオード領域を広げる試みがなさ
れたが、同一のチップサイズにおいては、ホトダイオー
ド領域がＶＣＣＤ領域により面積制約を受けるので困難
であった。結局従来は、チップ面積を増加しなければな
らなかった。
【００１４】本発明は、上述した従来の技術の問題点を
解消するためのもので、ＶＣＣＤを垂直方向にジグザグ
形で形成し、ＶＣＣＤの左右両側にホトダイオードを各
々配列して同一のチップサイズで画面の解像度を向上さ
せることができるＣＣＤ映像素子を提供することが目的
である。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、左右両側に、規則的に、かつ交
互に湾曲部を有するジグザグ形に形成された各ＶＣＣＤ
領域が水平方向に一定の間隔をおいて配列された複数の
ＶＣＣＤ領域と；前記各ＶＣＣＤ領域から電送された信
号電荷を電圧情報と変換して出力されるためのＨＣＣＤ
領域と；チャネルストップ領域により各ＶＣＣＤ領域と
隔離されてＶＣＣＤ領域の左右両側に各々配列された複
数のホトダイオードと；ここで複数のホトダイオードの
中の第１ホトダイオードは奇数番目の水平走査ライン上
で各ＶＣＣＤ領域の湾曲部の左側に配列され、第２ホト
ダイオードは偶数番目の水平走査ライン上でＶＣＣＤ領
域の湾曲部の右側に配列され、第３ホトダイオードは奇
数番目の水平走査ライン上で各ＶＣＣＤ領域の湾曲部の
右側に配列され、第４ホトダイオードは偶数番目の水平
走査ライン上で各ＶＣＣＤ領域の湾曲部の左側に配列さ
れ、かつ、前記第３ホトダイオードに垂直方向に、一直
線上に配列される。
【００１６】各ＶＣＣＤ領域と前記第１ホトダイオード
とを連結するための第１トランスファゲートと；各ＶＣ
ＣＤ領域と前記第２ホトダイオードとを連結するための
第２トランスファゲートと；各ＶＣＣＤ領域と前記第３
ホトダイオードとを連結するための第３トランスファゲ
ートと；各ＶＣＣＤ領域と前記第４ホトダイオードとを
連結するための第４トランスファゲートと；チャネルス
トップ領域とＶＣＣＤ領域上とに形成されて前記第１ホ
トダイオードに連結された第１ＶＣＣＤクロック信号印
加用第１トランスファゲート電極と；チャネルストップ
領域とＶＣＣＤ領域上とに形成されて前記第３ホトダイ
オードに連結された第２ＶＣＣＤクロック信号印加用第
２トランスファゲート電極と；チャネルストップ領域と
ＶＣＣＤ領域上とに形成されて前記第４ホトダイオード
に連結された第３ＶＣＣＤクロック信号印加用第３トラ
ンスファゲート電極と；チャネルストップ領域とＶＣＣ
Ｄ領域上とに形成されて前記第２ホトダイオードに連結
された第４ＶＣＣＤクロック信号印加用第４トランスフ
ァゲート電極と；を含む。
【００１７】
【実施例】以下、本発明の一実施例を添付図面を参照し
て説明する。まず、図７に示すように、本発明のＣＣＤ
映像素子は、垂直方向にジグザグ形で長く延長された各
ＶＣＣＤ領域が、水平方向に一定の間隔をおいて配列さ
れた複数のＶＣＣＤ領域と、奇数番目の水平走査ライン
上でチャネルストップ領域ＳＴにより各ＶＣＣＤ領域と
隔離されてＶＣＣＤ領域の湾曲部の左側に配列された、
入射光にしたがって信号を発生するための第１ホトダイ
オードＰＤ61と、奇数番目の水平走査ライン上でチャネ
ルストップ領域ＳＴにより各ＶＣＣＤ領域と隔離されて
ＶＣＣＤ領域の湾曲部の右側に配列された、入射光にし
たがって信号を発生するための第３ホトダイオードＰＤ
63と、偶数番目の水平走査ライン上でチャネルストップ
領域ＳＴにより各ＶＣＣＤ領域と隔離されてＶＣＣＤ領
域の湾曲部の右側に配列された、入射光にしたがって信
号を発生するための第４ホトダイオードＰＤ64と、偶数
番目の水平走査ライン上でチャネルストップ領域ＳＴに
より各ＶＣＣＤ領域と隔離されてＶＣＣＤ領域の湾曲部
の右側に配列された、入射光にしたがって信号を発生す
るための第４ホトダイオードＰＤ62と、前記ＶＣＣＤ領
域を通して電送された第１乃至第４ホトダイオードＰＤ
61〜ＰＤ64の信号電荷をセンシング増幅器に電送するた
めのＨＣＣＤ領域と前記ＨＣＣＤ領域より電送された電
荷情報を電圧情報と変換して外部に出力するためのセン
シング増幅器とから構成される。
【００１８】図８は、図７の本発明のインターレース方
式のＣＣＤ映像素子のレイアウト図である。本発明で
は、ホトダイオードＰＤ61〜ＰＤ64に蓄積された信号電
荷をＶＣＣＤ領域に電送させるための４個のトランスフ
ァゲートＴＧが形成されている。第１トランスファゲー
トＴＧ1 は、奇数フィールドで奇数番目の水平走査ライ
ンに配列されたホトダイオードの中の各ＶＣＣＤ領域の
湾曲部の左側に位置したホトダイオードＰＤ61の信号電
荷をＶＣＣＤ領域に電送させるためのトランスファゲー
トであり、第３トランスファゲートＴＧ3 は、奇数フィ
ールドで奇数番目の水平走査ラインに配列されたホトダ
イオードの中、各ＶＣＣＤ領域の湾曲部の右側に位置し
たホトダイオードＰＤ63の信号電荷をＶＣＣＤ領域に電
送させるためのトランスファゲートであり、第４トラン
スファゲートＴＧ4 は、偶数フィールドで偶数番目の水
平走査ラインに配列されたホトダイオードの中、各ＶＣ
ＣＤ領域の湾曲部の左側に位置したホトダイオードＰＤ
64の信号電荷をＶＣＣＤ領域に電送させるためのトラン
スファゲートであり、第２トランスファゲートＴＧ2
は、偶数フィールドで偶数番目の水平走査ラインに配列
されたホトダイオードの中、各ＶＣＣＤ領域の湾曲部の
右側に位置したホトダイオードＰＤ62の信号電荷をＶＣ
ＣＤ領域に電送させるためのトランスファゲートであ
る。
【００１９】ホトダイオードＰＤは、その幅ａ1 がＶＣ
ＣＤ領域の幅ａ2 と同様になるように形成し、奇数番目
の水平走査ライン上の各ＶＣＣＤ領域の湾曲部の右側の
ホトダイオードＰＤ63と、偶数番目の水平走査ライン上
の各ＶＣＤ領域の湾曲部の左側のホトダイオードＰＤ64
とは垂直方向に、一直線上に配列されるように形成され
た。
【００２０】前記第１ホトダイオードＰＤ61には第１Ｖ
ＣＣＤクロック信号Ｖφ1 が印加される第１トランスフ
ァゲート電極ＰＧ1bが連結され、前記第３トランスファ
ゲート電極ＰＧ3 には、第２ＶＣＣＤクロック信号Ｖφ
2 が印加される第２トランスファゲート電極ＰＧ1aが連
結され、前記第４トランスファゲート電極ＰＧ4 には第
３ＶＣＣＤクロック信号Ｖφ3 が印加される第３トラン
スファゲート電極ＰＧ2bが連結され、前記第２トランス
ファゲート電極ＰＧ2 には第４ＶＣＣＤクロック信号Ｖ
φ4 が印加する第４トランスファゲート電極ＰＧ2aが連
結されている。したがって、ホトダイオードＰＤ61〜Ｐ
Ｄ64に蓄積された信号電荷は第１乃至第４トランスファ
ゲート電極ＰＧ1a，ＰＧ1b，ＰＧ2a，ＰＧ2bに印加され
る第１乃至第４ＶＣＣＤクロック信号Ｖφ1〜Ｖφ4によ
り４相としてＶＣＣＤ領域に電送される。
【００２１】このようなＣＣＤ映像素子は、各ＶＣＣＤ
領域を擬似ホトダイオードとすると、１つの擬似ホトダ
イオードを複数の実ホトダイオードが包囲する構造とな
る。その結果ホトダイオードに書き込まれるデータの信
頼性が高まる。
【００２２】図９は図８のｃ−ｃ′線による本発明のＣ
ＣＤ映像素子の縦断面図であり、図１０は図８のｄ−
ｄ′線による本発明のＣＣＤ映像素子の縦断面図であ
る。本発明のＣＣＤ映像素子は、ｐ型ウェル２００がｎ
型基板１００上に形成され、前記ｐ型ウェル２００内に
は各ＶＣＣＤ領域と奇数番目の水平走査ライン上のＶＣ
ＣＤ領域の左右両側のホトダイオードＰＤ61，ＰＧ63と
がチャネルストップ領域ＳＴによって隔離されて連続的
に配列されている。各々のｎ型ホトダイオードＰＤ61，
ＰＤ63の表面上には初期バイアス電圧を印加するための
ｐ+ 型薄膜３００が形成されている。各ｎ型ホトダイオ
ードＰＤ61，ＰＤ63の下部にはＯＦＤ電圧を制御するた
めの浅いｐ型ウェル２００ａが形成され、各ｎ型ＶＣＣ
Ｄ領域の下部には深いｐ型ウェル２００ｂが形成されて
いる。
【００２３】図９を参照すれば、各ｎ型ＶＣＣＤ領域お
よびその左側のホトダイオードＰＤ61間の上側には、こ
れらを相互連結するための第１トランスファゲートＴＧ
1 が形成され、この第１トランスファゲートＴＧ1 は各
ＶＣＣＤ領域とチャネルストップ領域ＳＴ上に形成され
た第１ＶＣＣＤクロック信号印加用の第１トランスファ
ゲートＴＧ1bとに連結されている。ＶＣＣＤ領域とその
右側のホトダイオードＰＤ63とは、チャネルストップ領
域ＳＴにより隔離されている。
【００２４】図１０を参照すれば、前記構成とは異なっ
て各ｎ型ＶＣＣＤ領域およびその右側のホトダイオード
ＰＤ63間の上側には、これらを相互連結するための第３
トランスファゲートＴＧ3 が形成され、この第３トラン
スファゲートＴＧ3 は各ＶＣＣＤ領域とチャネルストッ
プ領域ＳＴ上に形成された第２ＶＣＣＤクロック信号印
加用の第２トランスファゲートＴＧ1aとに連結されてい
る。ＶＣＣＤ領域とその左側のホトダイオードＰＤ61と
は、チャネルストップ領域ＳＴにより隔離されている。
【００２５】前述した構成の本発明のＣＣＤ映像素子の
動作を説明する。図１１は本発明に用いられるトランス
ファゲート電極に印加されるＶＣＣＤクロック信号Ｖφ
1〜Ｖφ4のタイミング図であり、図１２は図１１の単位
区間（Ｋ）で発生されるＶＣＣＤクロック信号Ｖφ1〜
Ｖφ4のパルス波形図である。ホトダイオードＰＤに光
が入射されると、入射された光の強さによりホトダイオ
ードＰＤで信号電荷が発生され、発生された信号電荷は
第１乃至第４トランスファゲート電極ＰＧ1a，ＰＧ1b，
ＰＧ2a，ＰＧ2bに印加されるＶＣＣＤクロック信号Ｖφ
1〜Ｖφ4によりＶＣＣＤ領域に電送される。この時、奇
数フィールドでは第１トランスファゲート電極ＰＧ1bに
印加される第１ＶＣＣＤクロック信号Ｖφ1 により第１
トランスファゲートＴＧ1 に‘ハイ’状態の電圧Ｖ1 が
印加され、奇数番目の水平走査ラインの各ＶＣＣＤ領域
の左側ホトダイオードＰＤ61の信号電荷が各ＶＣＣＤ領
域に電送され、第２トランスファゲート電極ＰＧ1aに印
加される第２ＶＣＣＤクロック信号Ｖφ2 により第３ト
ランスファゲートＴＧ3に‘ハイ’状態の電圧Ｖ2が印加
され、奇数番目の水平走査ラインの各ＶＣＣＤ領域の右
側ホトダイオードＰＤ63の信号電荷が各ＶＣＣＤ領域に
電送される。
【００２６】一方、偶数フィールドでは、第３トランス
ファゲート電極ＰＧ2bに印加される第３ＶＣＣＤクロッ
ク信号Ｖφ3 により第４トランスファゲートＴＧ4 に
‘ハイ’状態の電圧Ｖ2 が印加され、偶数番目の水平走
査ラインの各ＶＣＣＤ領域の左側ホトダイオードＰＤ64
の信号電荷が各ＶＣＣＤ領域に電送され、第４トランス
ファゲート電極ＴＧ2aに印加される第４ＶＣＣＤクロッ
ク信号Ｖφ4 により第２トランスファゲートＴＧ2 に
‘ハイ’状態の電圧Ｖ4 が印加され、偶数番目の水平走
査ラインの各ＶＣＣＤ領域の右側ホトダイオードＰＤ62
の信号電荷が各ＶＣＣＤ領域に電送される。
【００２７】ＶＣＣＤ領域へ電送された信号電荷は、Ｈ
ＣＣＤ領域に電送され、ＨＣＣＤ領域に印加されるＨＣ
ＣＤクロック信号によりセンシング増幅器に印加されて
最終に電圧情報として外部へ出力される。
【００２８】前述した方式として出力された映像信号
は、図３に示すような形態として配列されるが、第１ト
ランスファゲートＴＧ1 に第１ＶＣＣＤクロック信号Ｖ
φ1 により駆動電圧Ｖ1 が印加されて出力される映像信
号が“１”と表示された位置に配列され、第３トランス
ファゲートＴＧ3 に第２ＶＣＣＤクロック信号Ｖφ2 に
より駆動電圧Ｖ2 が印加されて出力される映像信号が
“３”と表示された位置に配列され、第４トランスファ
ゲートＴＧ4 に第３ＶＣＣＤクロック信号Ｖφ3 により
駆動電圧Ｖ3 が印加されて出力される映像信号が“４”
と表示された位置に配列され、第２トランスファゲート
ＴＧ2 に第４ＶＣＣＤクロック信号Ｖφ4 により駆動電
圧Ｖ4 が印加されて出力される映像信号が“２”と表示
された位置に配列される。
【００２９】図１４は、各ＶＣＣＤ領域を擬似ホトダイ
オードとして、前記動作により表示される１つの画面を
示したものである。擬似ホトダイオードから得られた画
像位置は［Ｃ］と表示された部分に配置されている。実
際値に近似した値を得られる。各フィールドで得られた
各フィールドの画像情報［１］［２］［３］［４］を合
算して４で割り算して［Ｃ］位置のはこの近似した実際
値である。其の他、［Ｔ］［ＴＲ］［Ｌ］［Ｒ］［Ｂ］
［ＢＬ］などは［Ｃ］の変形として映像の縁部に位置し
た擬似ホトダイオードを求めるための計算形式を示す。
【００３０】
【発明の効果】以上に説明したように、本発明によれ
ば、同一のチップサイズにおいてＶＣＣＤ領域が占有す
る比率を減少してホトダイオードの面積占有の比率を向
上させるものであり、しかも解像度を増大させることが
できる。また、ＶＣＣＤをジグザグ形で配置して擬似ホ
トダイオードの周囲に実ホトダイオードを配置すること
により、擬似ホトダイオードへ書き込むデータの信頼性
を向上させことができる。ＶＣＣＤ領域にも擬似ホトダ
イオードがあることになるので、ホトダイオード領域を
最大に拡張することができる効果を得ることができる。
【図面の簡単な説明】
【図１】従来のインターレース方式のＣＣＤ映像素子構
成図である。
【図２】図１の詳細レイアウト図である。
【図３】図２のａ−ａ′線，ｂ−ｂ′線の縦断面図であ
る。
【図４】従来のインターレース方式のＶＣＣＤクロック
信号タイミング図である。
【図５】図４の単位区間（Ｋ）のパルス波形図である。
【図６】従来のインターレース方式による１つの画面の
構成図である。
【図７】本発明によるＣＣＤ映像素子の構成図である。
【図８】図７のレイアウト図である。
【図９】図８のｃ−ｃ′線の縦断面図である。
【図１０】図８のｄ−ｄ′線の縦断面図である。
【図１１】本発明によるＶＣＣＤのクロック信号タイミ
ング図である。
【図１２】図１１の単位区間（Ｋ）のパルス波形図であ
る。
【図１３】本発明による１つの画面の画素構成図であ
る。
【図１４】本発明による他の画素構成図である。
【符号の説明】
ＰＤ ホトダイオード ＴＧ1−ＴＧ4 トランスファゲート Ｖφ1−Ｖφ4 ＶＣＣＤクロック信号 ＰＧ ゲート電極 ＳＴ チャネルストップ領域 １００ ｎ型基板 ２００ ｐ型基板 ３００ ｐ+ 型薄膜

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 左右側に、規則的に、かつ交互に湾曲部
    を有するジグザグ形で形成された各ＶＣＣＤ領域が、水
    平方向に一定の間隔をおいて配列された複数のＶＣＣＤ
    領域と；第１ホトダイオードは奇数番目の水平走査ライ
    ン上で各ＶＣＣＤ領域の湾曲部の左側に配列され、第２
    ホトダイオードは偶数番目の水平走査ライン上でＶＣＣ
    Ｄ領域の湾曲部の右側に配列され、第３ホトダイオード
    は奇数番目の水平走査ライン上で各ＶＣＣＤ領域の湾曲
    部の右側に配列され、第４ホトダイオードは偶数番目の
    水平走査ラインより各ＶＣＣＤ領域の湾曲部の左側に配
    列された各ＶＣＣＤ領域と隔離されてＶＣＣＤ領域の左
    右側に各々配列された複数のホトダイオードと；前記各
    ＶＣＣＤ領域から電送された信号電荷を電圧情報に変換
    して出力させるためのＨＣＣＤ領域と；各ＶＣＣＤ領域
    と前記第１ホトダイオードとを連結するための第１トラ
    ンスファゲートと；各ＶＣＣＤ領域と前記第２ホトダイ
    オードとを連結するための第２トランスファゲートと；
    各ＶＣＣＤ領域と前記第３ホトダイオードとを連結する
    ための第３トランスファゲートと；各ＶＣＣＤ領域と前
    記第４ホトダイオードとを連結するための第４トランス
    ファゲートと；チャネルストップ領域とＶＣＣＤ領域上
    とに形成されて前記第１ホトダイオードに連結された第
    １ＶＣＣＤクロック信号印加用の第１トランスファゲー
    ト電極と；チャネルストップ領域とＶＣＣＤ領域上とに
    形成されて前記第３ホトダイオードに連結された第２Ｖ
    ＣＣＤクロック信号印加用の第２トランスファゲート電
    極と；チャネルストップ領域とＶＣＣＤ領域上とに形成
    されて前記第４ホトダイオードに連結された第３ＶＣＣ
    Ｄクロック信号印加用の第３トランスファゲート電極
    と；チャネルストップ領域とＶＣＣＤ領域上とに形成さ
    れて前記第２ホトダイオードに連結された第４ＶＣＣＤ
    クロック信号印加用の第４トランスファゲート電極と；
    を含むことを特徴とするＣＣＤ映像素子。
  2. 【請求項２】 各ＶＣＣＤ領域の幅が、その左右両側に
    配列されるホトダイオードの幅と同様であることを特徴
    とする前記第１項記載のＣＣＤ映像素子。
  3. 【請求項３】 奇数番目の水平走査ラインの前記第３ホ
    トダイオードと偶数番目の水平走査ラインの第４ホトダ
    イオードとが、垂直方向に、一直線上に配列されたこと
    を特徴とする前記第１項記載のＣＣＤ映像素子。
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