JPS60210079A

JPS60210079A - 固体エリアセンサの電荷転送方法

Info

Publication number: JPS60210079A
Application number: JP59034839A
Authority: JP
Inventors: Shoichi Tanaka; 正一田中
Original assignee: Individual
Current assignee: Individual
Priority date: 1984-02-25
Filing date: 1984-02-25
Publication date: 1985-10-22
Also published as: JPH0516717B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】技術分野本発明はＣＣＤエリアセンサに関し，特にＣＣＤエリア
センサを使用するＴＶカメラとスチルカメラに関する。

背景技術本発明はＣＣＤエリアセンサの改良技術に関するが，Ｃ
ＣＤエリアセンサに関して多くの先行技術で公知である
。画素列を兼ねる垂直ＣＣＤを備えるＣＣＤエリアセン
サはフレーム転送ＣＣＤセンサ（ＦＴセンサと略称され
る。）と呼ばれる。垂直ＣＣＤと水平ＣＣＤの間に１フ
イールド画像をストレージするバツフアＣＣＤを備える
ＦＴセンサはバツフア形ＦＴセンサと呼ばれ，上記のバ
ツフアＣＣＤを持たないＦＴセンサはフルフレーム形Ｆ
Ｔセンサと呼ばれる。画素列に対応して（または画素列
の間に配列された）垂直ＣＣＤを備えるＣＣＤエリアセ
ンサはインタライン転送ＣＣＤセンサ（ＩＴセンサと略
称される。）と呼ばれる。露出した電位井戸を有する垂
直ＣＣＤを備かる単相ＦＴセンサはバーチヤルＦＴセン
サとして周知である。画素と垂直ＣＣＤ間の信号電荷転
送を制御する転送ゲート（ＡＴＧと略称される。）が垂
直ＣＣＤの転送電極（ＶＴＧ）に接続されるＩＴセンサ
はコモンゲート形ＩＴセンサとして周知である。特出５
８−４１２１１，６２５４７，７６４７７，８６４１６
，９１９６７，２０７９９１，１９１１９７，２３２１
３４，２４０６４４，昭和５９年１月３０日出願の特許
願は本出願人によつて出願された本発明の先行出願であ
る。

発明の開示（発明の目的）上記の先行技術にも関らず，ＣＣＤセンサの改良される
べき問題は山積している。特に解像度とＳＮ比の改善は
最も重要な問題である。本発明の主要目的はＣＣＤエリ
アセンサのＳＮ比または／そして解像度の改善である。

上記の目的達成のために本発明は４つの独立発明を開示
する。各独立発明は深い相互関係を持ち，一緒に実施す
る事によつて相乗効果を発生するので一緒に説明される
。

（独立発明１），（クレーム１）クレーム１において，垂直ＣＣＤの各ＶＴＧをそれぞれ
異するクロツク電圧によつてドライブレ，垂直ＣＣＤの
すべての電荷井戸（ＰＷと略称される。）の信号電荷（
ＱＳと略称される。）またはノイズ電荷（ＱＮと略称さ
れる。）を独立に垂直転送できる。ＣＣＤのすべてのＰ
Ｗの電荷を独立に転送する転送法は公知であり，セキン
とトンプセツト，近代科学社，電荷転送デバイス，３６
頁〜３７頁，２２８頁〜２２９頁に記載されている。し
かし，公知文献は空のＰＷをＣＣＤの出力端から入力端
まで完全に逆転送する事によつて，ＣＣＤの各電荷を１
ビツト（１ＰＷ）だけ転送できる事，そしてクロツク相
数を減少するために，ＣＣＤのＮ個のＰＷ当り１個の空
のＰＷを配置する事によつてクロツク相数がＮ相にでき
る事を記載するに過ぎない。上記の公知転送方式はメモ
リには好適であるがイメージセンサには使用できなかつ
た。その結果，垂直ＣＣＤ（イメージセンサの）のすべ
てのＰＷの電荷を独立に垂直転送する事，上記の垂直転
送を水平または垂直ブランキング期間に完了する事，好
適な動作例，好適な回路構成，新規な応用と効果等は公
知ではなかつた。本発明の転送方法（Ｅ／Ｂ転送法と呼
ばれる。）を使用するＣＣＤエリアセンサ（Ｅ／Ｂセン
サと呼ばれる。）において，垂直走査期間の最初に垂直
ＣＣＤのすべてのＰＷはＱＮまたはＱＳを持つ。

そして１水平期間に１個または２個の空のＰＷを垂直Ｃ
ＣＤの出力端から注入し，注入された空のＰＷを定期的
に逆転送する事によつて，すべてのＱＮまたはＱＳは独
立に出力できる。その結果，高い垂直または水平解像度
を得る事ができる。１実施例において，垂直ＣＣＤは方
向性ＶＴＧ（ＯＶＴＧ）を持つ。ＯＶＴＧはその下にＰ
ＷとＰＢ（電位障壁）を持つ。ＯＶＴＧを持つ垂直ＣＣ
Ｄは１Ｅ／Ｂ転送法によつてドライブされる。他の実施
例において，垂直ＣＣＤは非方向性ＶＴＧ（ＮＯＶＴＧ
）を持つ。ＮＯＶＴＧはその下にＰＷとＰＷのどちらか
を持ち，ＰＷはＰＢによつて分離される。ＮＯＶＴＧを
持つ垂直ＣＣＤは２Ｅ／Ｂ転送法によつてドライブされ
る。従来技術においても垂直ＣＣＤのＶＴＧを２倍にす
る事によつて全画素の電荷をノンインタレース読み出し
する事があつた。しかし，その結果，構造は極端に複雑
になり，そしてダイナミツクレンジは半減した。本発明
によれば上記の欠点は解決される。単板カラーＣＣＤセ
ンサにおいて１水平期間に隣接する２画素行を出力する
事によつて大きな効果が発生する事は周知である。

従属発明１，（クレーム２）クレーム２において，垂直ＣＣＤのＯＶＴＧはＦＴセン
サの１画素を兼ねるか，またはＩＴセンサの１画素に対
応して配置される。その結果，全画素をノンインタレー
スで読み出せる。

従属発明２，（クレーム３）クレーム３において，垂直ＣＣＤの１個または２個のＮ
ＯＶＴＧを兼ねてまたは対応して１画素が配置される。

１画素に対してまたは兼ねて１個のＮＯＶＴＧを備える
実施例において，垂直ＣＣＤの最初のＰＷ配置を変更す
る事によつてインタレース読み出しが可能になる。その
結果，垂直ＣＣＤの構造は簡単になり，ダイナミツクレ
ンジは改善される。１画素に対してまたは兼ねて２個の
ＮＯＶＴＧを備える実施例において，ノンインタレース
読み出しが可能になる。

従属発明３，（クレーム４）クレーム４において，奇（偶）数番目の画素はＯＶＴＧ
が兼ね，そして偶（奇）数番目の画素は一定の中間チヤ
ンネル電位を持つ。偶（奇）数番目の画素は直流の中間
電位を持つＯＶＴＧによつて作られるか，または適当な
イオン注入によつて電位障壁領域と電位井戸領域を備え
るバルクチヤンネル領域の露出部分に作られる。後者は
バーチヤルＦＴセンサとして公知であり，上記の露出し
た電位障壁領域と電位井戸領域は一定の中間チヤンネル
電位を持つ。偶（奇）数番目の画素は青系画素を割り当
てる事ができる。

従属発明４，（クレーム５）クレーム５において，垂直ＣＣＤの出力端から空のＰＷ
を注入し，それを２ＰＷピツチだけ逆転送してから再び
空のＰＷを垂直ＣＣＤの出力端から垂直ＣＣＤに注入す
る。そして注入されたすべての空のＰＷを上記の速度で
逆転送する。このようにすれば，すべてのＱＳまたはＱ
Ｎを独立に出力する事ができる。もちろん，空のＰＷの
注入は１ＰＷのＱＳの出力と同義である。

従属発明５，（クレーム６）第２または第４クレームに説明される１Ｅ／Ｂ形転送構
造において，各ＶＣＬは垂直転送用クロツク電圧を発生
するシフトレジスタ（ＶＳＲ）の各出力節点に直接に，
またはスイツチを介して接続される。ＶＳＲはインバー
タを多段接続して構成され，ＶＣＬはダイナミツクイン
バータの出力節点に接続される。ただし，ダイナミツク
インバータはプリチヤージ期間と評価期間を持ち，プリ
チヤージ期間に出力節点を充電し，評価期間に出力節点
を放電するインバータである。レシオ形インバータまた
はレシオレス形インバータはダイナミツク形インバータ
の１形式である。このようにすれば空のＰＷが完全に深
い電位になつた後で，空のＰＷに電荷を転送できるので
非常に好ましい。

空のＰＷに電荷が転送される間，ＶＳＲの上記ののダイ
ナミツク形インバータの充電スイツチ（負荷トランヅス
タ）はターンオンしている事が好ましい。このようにす
れば，空のＰＷに電荷が流入する間，空の電位井戸の上
のＶＴＧの電位は一定に維持される。

従属発明６，（クリーム７）第３クレームに説明される２Ｅ／Ｂ転送形構造において
，各ＶＣＬはＶＳＲの連続して接続される各インバータ
の出力節点によつて制御される。

従属発明７，（クリーム８）第２，第３，第４クレームに説明される１Ｅ／Ｂまたは
２Ｅ／Ｂ転送構造において，奇数行のＶＣＬと偶数行の
ＶＣＬは異なるＶＳＲによつて制御される。このように
すれば，ＶＳＲの１段は２画素ピツチ巾を持つ事ができ
る。そして第３クレームの１Ｅ／Ｂ転送センサにおいて
，ＶＳＲの１段は４画素ピツチ巾を持つ事ができる。そ
してＶＳＲの設計は楽になる。

従属発明８，（クレーム９）クレーム９において，コモンゲート形ＩＴセンサの各Ｖ
ＣＬはＶＳＲの各出力節点に直接に，またはスイツチを
介して接続される。そして，ＶＳＲの出力インバータ（
その出力節点がＶＣＬに接続されるインバータ）の充電
スイツチをターンオンレ，その電源電圧を最高の「読み
出し電圧ＶＲ」にする事によつて，画素の信号電荷はＡ
ＴＧの下を通つて垂直ＣＣＤに転送される。このように
すれば，上記の読み出し電圧ＶＲを発生する回路を省略
でき，回路設計が簡単になる。ＶＳＲのインバータはレ
シオレス形である事が好ましい。

従属発明９，（クレーム１０）クレーム２，３，４に説明きれる１Ｅ／Ｂセンサまたは
２Ｅ／Ｂセンサにおいて，１水平期間に隣接する２画素
行の信号電荷を独立に出力できる。画素行の組み合わせ
の変更によつてインタレースを実施する事を周知である
。このようにすればフイールド残像が低減する。そして
少ない水平画素数にも関らず水平解像度を改善できる。

従属発明１０（クレーム１１）クレーム１０において，低照度時または高ノイズ時に，
１水平走査期間当り１画素行または混合された２画素行
の信号電荷が出力される。その結果信号電荷ＱＳは２倍
になるので，ＳＮ比は６ｄｂ改善される。１実施例にお
いて，２相または４相クロツクによつて垂直転送が実施
される。この垂直転送（２相または４相転送）によをば
，各信号電荷に混入するノイズ電荷（スメアノイズ電荷
）は大体等しくなるので，垂直帰線期間に１行のノイズ
電圧を記憶し，次の垂直走査期間に出力する事によつて
スメアノイズを相殺できる。上記の２相または４相はＶ
ＳＲへの入力情報を変更すれば良い。

従属発明１１（クレーム１２）ＩＴセンサにおいて，スメアノイズが大きい時に１画素
行または混合された２画素行の信号電荷とノイズ電荷を
交互に独立に垂直転送する事ができる。その結果，ＱＳ
に混入するＱＮは半分になり，スメアノイズに対するＳ
Ｎ比が改善される。

従属発明１２（クレーム１３）クレーム１２の好ましい実施例において，出力された信
号電圧とノイズ電圧の差を検出する事によつて，スメア
ノイズ電圧は大巾に減少する。すなわち，隣接する垂直
ＣＣＤの信号電荷井戸ＷＳとノイズ電荷井戸ＷＮは大体
等しいからである。

従属発明１３（クレーム１４）クレーム１３において，垂直転送終期において，空の電
位井戸に蓄積されたスメアノイズ電荷は上記の信号電荷
ＱＳとノイズ電荷ＱＮの差検出によつて除去できない。

すなわち，垂直ＣＣＤの最終転送される（最後尾の）Ｗ
Ｓより上流の空の電位井戸にスメアノイズが蓄積される
。垂直転送の最終期間に，１Ｅ／Ｂ転送は２相転送に，
２Ｅ／Ｂ転送は４相転送に変化するので，垂直ＣＣＤの
信号電荷転送が終了した後で，垂直ＣＣＤの半分の電位
井戸に上記のスメアノイズ電荷ＱＮＳが残留する。すべ
ての電位井戸に残留する場合，ＱＮＳの垂直相函性を利
用して，クレーム１３の差検出で相殺できるが，本説明
からわかるように，垂直ＣＣＤの半分の電位井戸に存在
するために差検出によつて相殺できない。本従属発明は
垂直帰線期間に垂直ＣＣＤの残留スメアノイズ電荷をク
リアする事によつて上記の差検出の効果を増加する事を
特徴とする。１実施例において，垂直帰線期間に高速垂
直転送が任意のクロツク相数で実施される。好ましい相
数は２相または４相である。他の１実施例において，垂
直帰線期間に垂直ＣＣＤの残留スメアノイズ電荷は隣接
するオーバーフロードレンに完全転送される。

従属発明１４（クレーム１５）クレーム１３において，上記の垂直ＣＣＤに残留するス
メアノイズ電荷ＱＮＳｒは信号電荷転送が終つた後で，
所定の電位井戸に再配置される。好ましい１実施例にお
いて，垂直ＣＣＤの半分の電位井戸（たとえば奇数番目
の電位井戸）に存在するＱＮＳｒは順番に，ＱＮＳｒ，
ＱＮＳｒ，Ｘ，Ｘ，ＱＮＳｒ，ＱＮＳｒ，Ｘ，Ｘの順に
配置される。そして上記の隣接する２つのＱＮＳｒは同
じ水平走査期間に出力され，差検出によつて相殺される
。１Ｅ／Ｂセンサにおいて，各ＯＶＴＧの下に電位井戸
が作られ，２Ｅ／Ｂセンサにおいて，半分のＮＯＶＴＧ
の下に電位井戸が作られる事は前に説明された。隣接す
る２つのＱＮＳｒを異なる水平走査期間に出力する場合
，ノイズ電圧Ｖｎは１Ｈデイレイ回路によつて遅延され
た後で信号電圧ＶＳから減算される。もちろん，上記の
減算によつて信号電荷ＱＳの垂直転送期間にＷＮ，ＷＳ
に混入するＱＮＳＴも相殺される。他の１実施例におい
て，ＱＮＳｒは垂直ＣＣＤの電位井戸に２ＱＮＳｒ，Ｘ
Ｓ，ＸＮ，ＸＳ，２ＱＮＳｒ，ＸＳ，ＸＮ，ＸＳの順に
配置される。すなわち，垂直ＣＣＤの１／４の電位井戸
にＱＮＳｒは加算される。そして，他の３つの（３／４
の）電位井戸のうち，２つの電位井戸ＸＳにＱＳが画素
から転送され，そして残る１つの電位井戸ＸＮにＱＮＳ
Ｔが蓄積される。そして信号処理回路において，ＱＳ−
ＱＮＳＴの差検出（減算）が実施される。したがつて本
実施例において，出力されたＱＮＳＴは２Ｈ（２水平期
間）の間使用されるので１Ｈ遅延線が必要になる。

従属発明１５，（クレーム１６）クレーム２において，隣接する２つのＯＶＴＧの間のチ
ヤンネル領域に一定の中間電位が付与される。１実施例
において，上記の中間チヤンネル領域上に直流電位を持
つＮＯＶＴＧが配置される。

この直流ＮＯＶＴＧはクロツクしなくても良いので非常
に薄くできる。その結果，ＦＴセンサにおいて，画素の
青感度は大巾に改善され，そしてＯＶＴＧを１層の電極
によつて作る事ができる。他の１実施例において上記の
中間チヤンネル領域はバルクチヤンネル領域であり，そ
の表面に電位障壁を作るためのイオン注入が実施される
。その結果，この中間チヤンネル領域の青感度は大巾に
改善され，そして各ＯＶＴＧは１層の電極で作る事がで
きる。本従属発明は高速垂直転送を必要としないフルフ
レーム形ＦＴセンサに特に効果的である。クレーム１６
はクレーム４の１Ｅ／Ｂセンサにおいて，ノンクロツク
ド画素の電位障壁を省略して，中間直流電位を中間チヤ
ンネル領域に付与したものである。このようにすればク
レーム４の中間電位形１Ｅ／Ｂセンサに比べて，クレー
ム１６の変形中間電位形１Ｅ／Ｂセンサは大きなダイナ
ミツクレンジを持つ事ができる。なお，上記の中間電位
形または変形中間電位形１Ｅ／Ｂセンサは直流転送電極
（ノンクロツクドＶＴＧまたはＤＣＶＴＧと略称される
。）を持つＤＣ形１Ｅ／Ｂセンサと。露出した中間チヤ
ンネル領域を持つバーチヤル形１Ｅ／Ｂセンサに分類さ
れる。当然，本発明の中間電位形または変形中間電位形
１Ｅ／ＢセンサはＩＴセンサにも応用できる。たとえば
バーチヤル形１Ｅ／ＢセンサはＩＴセンサに応用された
場合，垂直ＣＣＤを単層電極構造にでき，しかも，垂直
ＣＣＤの全電位井戸を独立に垂直転送できる。ただし，
画素と垂直ＣＣＤの間に独立のアドレスゲート電極が配
置されねばならないので，コモンゲート形ＩＴセンサに
は応用できない。

独立発明２，（クレーム１７）（クレーム１９）上記に
説明されたクレーム４の中間電位形１Ｅ／Ｂセンサまた
はクレーム１６の変形中間電位形１Ｅ／Ｂセンサは良好
な青感度を持つがダイナミツクレンジが小さい欠点と転
送効率が悪い欠点を持つ。しかし，ＦＴセンサの青感度
の改善は重要であり，強く要求されている。薄いＶＴＧ
の使用は青感度を低下するが，転送効率が極端に低下す
るのでＦＴセンサのＶＴＧに使用する事は従来実施でき
なかつた。たとえば，ＶＴＧの電極材料として普通使用
されるポリシリコンは青色光感度が低く，０．１μ以下
にしなければ青感度は改善されない。このような薄いポ
リシリコン電極は高いライン抵抗を持ち，しかも切断さ
れやすい。本発明ＦＴセンサの青感度を改善する事を目
的とし，そのために，垂直ＣＣＤのＶＴＧを交互に配置
された第１ＶＴＧと第２ＶＴＧによつて構成し，そして
，第１ＶＴＧは高い抵抗と良好な青感度を持ち，第２Ｖ
ＴＧは低い抵抗と劣る青感度を持ち，そして隣接する第
１ＶＴＧと第２ＶＴＧはチヤンネル領域の上方またはチ
ヤンネルストツプ領域の上方で接続される事を特徴とす
る。このようにすれば低いライン抵抗と高い青感度を持
つＦＴセンサが特別の材料または工程を開発する事なし
に製造できる。好ましい１実施例において，厚いポリシ
リコンで作られた第２ＶＴＧが最初に垂直ＣＣＤとチヤ
ンネルストツプ領域の上に絶縁膜を介して配置される。

次に第２ＶＴＧの表面が酸化されて第２ＶＴＧの表面は
絶縁される。次に，第２ＶＴＧの絶縁膜が開孔され，そ
の上に第１ＶＴＧが作られる。本発明は特に１Ｅ／Ｂセ
ンサに好適である。すなわち，１Ｅ／Ｂセンサにおいて
，垂直ＣＣＤの各ＯＶＴＧによつて作られる各画素は垂
直方向に光学的に分離される必要がある。本発明の第２
ＶＴＧを上記の光学的分離領域の下に配置すれば，１Ｅ
／Ｂセンサの青感度の低下は最小になり，光学的分離能
力（垂直方向）も改善される。

本発明によれば第１ＶＴＧは非常に薄くできる。

（たとえば０．０５μ以下）。当然第１ＶＴＧはクラツ
ク等によつて高いライン抵抗を持つが第２ＶＴＧとの上
記の接続によつて等価的なライン抵抗は低くなる。好ま
しい実施例において，第１ＶＴＧと第２ＶＴＧの接続を
良好にするために，第２ＶＴＧの端部において開孔が実
施され，第２ＶＴＧの側面の酸化膜がエツチングされる
。その結果，薄い第１ＶＴＧは少くとも露出した第２Ｖ
ＴＧの側面部において電気的に接続される。他の１実施
例において，第１，第２ＶＴＧの接続を完全にするため
に第１ＶＴＧと第２ＶＴＧを接続する第３電極が配置さ
れる。第３電極はチヤンネルストツプ領域の上方で第１
ＶＴＧと第２ＶＴＧを接続する事が好ましい。

従属発明１，（クレーム１８），（クレーム２０）クレ
ーム１７の好ましい実施例において，上記の接続は主と
してチヤンネルストツプ領域の上方で実施される。この
ようにすれば第２ＶＴＧの端部を開孔する必要がないの
で，第２ＶＴＧの垂直巾を小さくでき，画素感度が改善
される。クレーム１７の好ましい実施例において，第２
ＶＴＧはチヤンネルストツプ領域の上方でチヤンネルス
トツプ領域の上方よりも長い垂直巾を持つ。その結果，
第１ＶＴＧと第２ＶＴＧの接続面積は画素の光電感度を
劣化する事なしに増加できる。

独立発明３，（クレーム２１）ＩＴセンサの欠点の１つは画素であるＰＮ接合が小さい
のでその飽和信号電荷量が小さい事である。出力アンプ
に主として起因するノイズは一定であるのでその結果，
ダイナミツクレンジが小さくなる。本発明はこの問題を
解決するために，Ｎ形基板上にＰウエルを備え，上記の
Ｐウエル領域の表面に画素と垂直ＣＣＤを備えるＩＴセ
ンサにおいて，画素のＱＳを垂直ＣＣＤのチヤンネル領
域に転送する時に，Ｐウエルの電位を浅くする事を特徴
とする。すなわちＰウエルの電位を負方向にシフトする
。このようにすれば，ＱＣＥＬＬ＝Ｃ　ｃｅｌｌＸΔＶ
で表わされる画素（ＰＮ接合）の蓄積電荷量を増加でき
る。これはＰウエル電位の変更ΔＶＰによつて画素であ
るＰＮ接合の電位は大巾に変化するが，画素と垂直ＣＣ
Ｄ間の信号電荷転送領域（アドレスチヤンネル領域と略
称される。）の表面電位はその上に配置される転送電極
（アドレス転送電極（ＡＴＧ）と略称される。）によつ
てあまり変化しないからである。本発明は特に独立発明
１と共に実施する事が好ましい。すなわち，１Ｅ／Ｂま
たは２Ｅ／Ｂ転送は従来の２相または４相クロツク転送
よりも高い電荷転送能力を持つので，画素から転送され
た大きな信号電荷を垂直転送する事が可能になる。

従属発明１，（クレーム２２）クレーム２１の好ましい実施例において，フイールド期
間ごとにすべての信号電荷が画素から垂直ＣＣＤに転送
（アドレス転送）される。これは上記のＰウエル電位変
動によつて，画素に残留する信号電荷が垂直ＣＣＤにオ
ーバーフローするのを防止するためである。この実施例
においても，独立発明１の使用は好ましい。すなわち，
各画素行を独立して出力できる。

独立発明４，（クレーム２３）従来の先行技術または独立発明１，２，３にも関らずＣ
ＣＤ固体ＴＶカメラはスタジオ用ＴＶカメラまたは高品
位ＴＶカメラ等の最高級分野で撮像管に勝つには不十分
である。ＩＴセンサは水平解像度の点において，重大な
欠点がある。ＦＴセンサ（バツフア形）は２画素行の混
合電荷による垂直解像度の劣化と垂直ブランキング期間
の高速垂直転送によるスメアノイズの発生と転送効率の
低下，そしてチツプ面積の増加によつて大きな期待を持
つ事ができない。１Ｅ／Ｂ形ＦＴセンサにおいて各画素
行を独立に出力できるが，上記の高速垂直転送はさらに
困難になる。本発明は上記の問題を解決するために，少
くとも１個のミラーを持ち，フイールドごとに信号光を
分配する回転シヤツタ板と複数のフルフレーム形ＦＴセ
ンサを使用する事を特徴とする。そして，第１のＦＴセ
ンサが信号を出力する奇（偶）数フイールド期間に，回
転シヤツタ板を透過または反射した信号光は第２ＦＴセ
ンサに入射する。そして第２のＦＴセンサが信号を出力
する偶（奇）数フイールド期間に異なる反射面で反射し
た信号光は回転シヤツタ板から第１のＦＴセンサに入射
する。このようにすれば各フイールドごとに出力を発生
できるので，ＴＶカメラを構成できる。本発明のＴＶカ
メラは高い水平画素数を持つ事ができ，高速垂直転送が
不要であるので，高い転送効率を持つ。さらに垂直転送
する垂直ＣＣＤのＰＷに信号光が入射しないので，スメ
アノイズは非常に小さくなる。２倍のチツプを必要とす
るが各チツプはバツフアＣＣＤを必要としないのでチツ
プコストは逆に安くなる。

第１実施例において，２個のフルフレーム形ＦＴセンサ
が使用され，各ＦＴセンサはフイールドごとに交代でフ
イールド画像を出力する。１水平期間に隣接する２画素
行を出力する事は可能であり補間画素配置も可能である
。第２実施例において，２個の色分解ダイクロイツクミ
ラーと６枚のチツプが使用される。そして奇数フイール
ド期間に第１，第２，第３のＦＴセンサがＲＧＢ出力を
発生し，偶数フイールド期間に第４，第５，第６のＦＴ
センサがＲＧＢ出力を発生する。各ＦＴセンサはＮＴＳ
Ｃ方式において垂直方向に約２５０画素を持ち，第１〜
第３ＦＴセンサの画素と第４〜第６ＦＴセンサの画素は
垂直方向に半画素ピツチシフトする。各画素は垂直方向
も光学分離される事が好ましい。クレーム４のバーチヤ
ル１Ｅ／ＢＦＴセンサ，またはクレーム２１の変形バー
チヤル１Ｅ／ＢＦＴセンサ，独立発明２の接続ＶＴＧ形
ＦＴセンサは垂直方向の分離（光学）機能を持つので好
ましい。本発明のＴＶカメラはフイールド残像を持たな
い。第３実施例において，本発明の各ＦＴセンサはフイ
ールドごとにフレーム画像を出力する。そしてノンイン
タレース走査によつて記録／表示が実施される。このフ
レーム画像を記録する時に，４ヘツドヘリカルスキヤン
ＶＴＲを使用できる。テープ使用量は２倍になるがノン
インタレース表示が可能になる。たとえば第１ヘツドは
奇フイールドの奇数ラインを記緑し，第２ヘツドは奇フ
イールドの偶数ラインを記録する。

そして，第３ヘツドは偶数フイールドの奇数ラインを記
緑し，第４ヘツドは偶フイールドの偶数ラインを記録す
る。第１，第３ヘツド，または第２，第４ヘツドを使用
し，テープ送り速度を半分にすれば，通常に実施される
インタレース表示も可能になる。この時，残りのヘツド
は１フイールド遅延信号を発生する。第４実施例におい
て，奇フイールドに出力するＦＴセンサと偶フイールド
に出力するＦＴセンサの画素配置を半画素ピツチだけ垂
直方向にずらせば高品位ＴＶカメラを製作できる。たと
えばＮＴＳＣ方式において１０００ラインがインタレー
ス表示される。好ましい実施例において，上記の回転シ
ヤツタ板は反射部と透過部を持つ。他の実施例において
上記の回転シヤツタ板は第１反射部と第２反射部を持つ
。そして両反射部の反射角は異する。好ましい実施例に
おいて，透過部と反射部の間に，または第１反射部と第
２反射部の間に，黒（光吸収）領域が配置される。各画
素への光入射時間は等しく，回転シヤツタ板はＦＴセン
サと同期して回転する。第１，第２反射部を持つ実施例
において，色分解ダイクロイツクミラーは一体化できる
。独立発明３のＴＶカメラはダブルフルフレーム形ＦＴ
センサと呼ばれる。

発明を実施するための最良の形態図１と図２は本発明のＥ／Ｂ形ＦＴセンサまたはＥ／Ｂ
形ＩＴセンサのブロツク図である。図１において，撮像
部１に水平方向に配列された垂直走査線（ＶＣＬ）３は
ＶＳＲ２Ａ，２Ｂによつてドライブされる。ＶＣＬ３は
図では省略されている垂直ＣＣＤの各ＶＴＧに接続され
る。ＶＳＲ２Ａ，２Ｂは単なるツフトレジスタまたはそ
れにバツフア回路を付加した構造を持つ。１本のＶＣＬ
は両側に配置された２つのＶＳＲ２Ａ，２Ｂによつてド
ライブされるので，ＶＣＬの充放電は高速になる。ＶＣ
Ｌ３は中央で分割しても良い。当然ＶＳＲ２Ａと２Ｂは
同じクロツク動作をする。第１水平ＣＣＤ５Ａは第１ト
ランスフアゲート（第１ＴＧ）４Ａを介して垂直ＣＣＤ
からまたはバツフアＣＣＤから信号電荷を受け取る。画
素とバツフアＣＣＤは図において省略されている。第２
水平ＣＣＤ５Ｂは第２トランスフアゲート（第２ＴＧ）
４Ｂを介して第１水平ＣＣＤ５Ａに接続される。図２に
おいて，奇数行のＶＣＬ３は第１ＶＳＲ２Ａに接続され
，偶数行のＶＣＬ３は第２ＶＳＲ２Ｂに接続される。図
３において，図１の構造を持つ１Ｅ／Ｂ形ＣＣＤエリア
センサ（１Ｅ／Ｂセンサ）の垂直転送動作が説明される
。

ただし，説明を簡単にするために，２Ｂ，４Ｂ，５Ｂは
省略される。そして垂直ＣＣＤ６は方向性転送電極（Ｏ
ＶＴＧ）３（Ｕ〜Ｚ）を持つ。３Ｚと第１水平ＣＣＤ５
Ａの間に第１ＴＧ４Ａが配置される。最終ＶＴＧ３Ｚと
第１ＴＧ４Ａの間にバツフアＣＣＤを配置する事は可能
である。最初に，ＶＴＧ３（Ｕ〜Ｚ）の下にＱＳである
Ｑ１〜Ｑ６が蓄積される。図３Ａにおいて，３ＺがＶＬ
になり，Ｑ１は３Ｚの下から第１ＴＧ４Ａを介して，第
１水平ＣＣＤ５Ａに転送される。ただし本明細書におい
て，浅い電位を意味するＶＬは電荷を隣接するＰＷに転
送する電位であり，深い電位を意味するＶＨは電荷を蓄
積する電位である。第１ＴＧ４Ａと５Ａの動作は従来の
ＣＣＤエリアセンサと同じであり，詳細な説明は省略さ
れる。図３Ｂにおいて，３Ｚは深い電位ＶＨになり，３
Ｙは浅い電位ＶＬになる。その結果，Ｑ２は３Ｚの下に
転送される。図３Ｃにおいて，３Ｚ，３ＸはＶＬになり
，３Ｙと４ＡはＶＨになり，Ｑ２は５Ａの下に転送され
，Ｑ３は３Ｙの下に転送される。同様に，図３（Ｄ〜Ｆ
）の動作によつて，各信号電荷が垂直転送される。した
がつて水平帰線期間に図３Ａと図３Ｂ，または図３Ｂと
図３Ｃのどちらかの垂直転送が実施される。ＯＶＴＧ３
（Ｕ〜Ｚ）はＶＳＲ２Ａの各出力節点に接続される。図
３の１Ｅ／Ｂセンサの好ましい動作において，下流側に
隣接するＯＶＴＧの下に電荷を転送した後で，Ｖしを持
つＯＶＴＧが再びＶＨに戻り，その後で上流側のＯＶＴ
Ｇの下から電荷が転送される事である。このようにすれ
ば，ＱＳは常にＶＨを持つＶＴＧの下に転送できるので
，転送動作は安定し，有益である。上記のリセツト動作
を実施する良い方法は１ビツト（１ＯＶＴＧ）の垂直転
送の後ですべてのＶＣＬ３（Ｕ〜Ｚ）をＶＨにプリチヤ
ージすれば良い。好ましい実施例において，ＶＣＬに接
続されるＶＳＲ２Ａの放電径路をターンオフレ，その充
電径路をターンオンする事である。ＶＣＬが直接にまた
はスイツチを介してシフトレジスタの出力節点に接続さ
れる実施例において，上記のシフトレジスタの各出力イ
ンバータをダイナミツク形インバータにすればよい。た
だし，出力インバータはその出力節点がＶＣＬに接続さ
れるシフトレジスタのインバータであり，ダイナミツク
形インバータは論理評価（放電）の前に，必ずその出力
節点をプリチヤージする（充電する）インバータである
。もちろん，シフトレジスタによつて制御されるダイナ
ミック形インバータをバツフア回路（電流増巾バツフア
）として付加し，シフトレジスタとバツフア回路によつ
てＶＳＲ２Ａを構成しても良い。ＩＴセンサ（コモンゲ
ート形）において，上記の出力インバータまたはバツフ
ア回路の電源電圧を変更すれば，すべてのＶＣＬにリー
ドパルス電圧（読み出し電圧）を印加できるので，すべ
ての画素の信号電荷は垂直ＣＣＤに転送される。もちろ
ん，この時，各ＶＣＬは充電径路のターンオンによつて
非常に高い電源電圧を受け取る。交互に半分のＶＣＬに
上記のリードパルス電圧を印加すればインタレースを実
施できる。図５はＶＣＬ直接接続形ＶＳＲ２Ａの１実施
例であり，シフトレジスタ２ＡはＶＣＬ３Ｚ，３Ｘに直
結されている。クロツクφ２をＶＬ，クロツクφ１をＶ
ＨＲとして電源電圧ＶＤをＶＨＲ（リードパルス電圧）
にすれば，ＶＣＬ３Ｚにリードパルス電圧ＶＨＲが印加
される。図４は図２の回路構造を持つ１Ｅ／Ｂセンサの
垂直転送動作を表わす。ＶＣＣＤ（垂直ＣＣＤ）６は図
３と同様にＱ１〜Ｑ６を保持する。ＯＶＴＧ３（Ｕ〜Ｚ
）はＶＳＲ２Ａ，２Ｂによつて交互に垂直転送用クロツ
ク電圧を受け取る。好ましい実施例においてＶＳＲ２Ａ
，２Ｂはバツフアインバータを持たず，ＶＣＬはシフト
レジスタの出力節点に直結される。図４Ａは図３と同じ
であり，図４Ｂは図３Ｂと同じであり，図４Ｃは図３Ｃ
と同じであり，図４（Ｄ〜Ｆ）は図３（Ｄ〜Ｆ）と同じ
である。図４（Ａ〜Ｆ）の垂直転送動作の特徴はＶＳＲ
２Ａと２Ｂが交互に評価放電（Ｅ）動作とプリチヤージ
（Ｐ）動作をくりかえす事である。したがつて図４（Ａ
〜Ｆ）において，ＶＳＲ２Ａと２Ｂはダイナミツク形シ
フトレジスタによつて構成できる。もちろん，バツフア
インバータの付加は可能であり，後で説明される様なシ
フトレジスタの出力節点を制御スイツチのゲート電極に
接続し，ＶＣＬとクロツク電源を上記の制御スイツチで
接続する事も可能である。ただし，プリチヤージＰは図
４Ａの２Ｂの様にすべての出力節点が深に電位ＶＨにな
る動作を意味する。その結果，図４のＶＳＲ２Ａ，２Ｂ
は図３のＶＳＲ２Ａに比べて，低いクロツク周波数を持
つ事ができる。これは設計上大きな利点である。ただし
，１方のＶＳＲのプリチヤージ期間は他方のＶＳＲの評
価（放電）期間に先行する事が好ましい。たとえば図４
Ａから図４Ｂへの転送動作において，ＶＳＲ２Ａがプリ
チヤージされ，ＶＣＬ３（Ｖ，Ｘ，Ｚ）がすべてＶＨに
なつた後で，ＶＳＲ２Ｂが評価（放電）され，その結果
，ＶＣＬ３ＹがＶＬになる。このようにすればＶＳＲ２
Ａのプリチヤージ期間はＶＳＲ２Ｂの評価放電期間に先
行する。同様に図４Ｂから図４Ｃへの動作を例として説
明すれば，ＶＳＲ２Ｂがプリチヤージされ，ＶＣＬ３（
Ｖ，Ｗ，Ｙ）がすべてＶＨになつた後でＶＳＲ２Ａが評
価放電される。このようにすれば，ＶＴＧ３ＹがＶＨに
なつた後でＶＴＧ３ＸがＶＬになるので，ＶＴＧ３Ｘの
下のＱ３はスムースにＶＴＧ３Ｙの下に転送される。図
３と図４のいままでの説明によつて，１Ｅ／Ｂセンサの
各ＯＶＴＧがシフトレジスタからそれぞれ異なるクロツ
クパルスを受け取り，そしてＱＳが独立に垂直転送され
る事が理解されるであろう。垂直ＣＣＤの出力端から入
力された空のＰＷを垂直ＣＣＤの入力端に転送した後で
次の空のＰＷを入力する必要はなく，またＮ個のＰＷ当
リ１個の空のＰＷを最初から注入しておく必要もない。

注入された空のＰＷを２ＰＷピツチだけ逆転送した後で
，次の空のＰＷが注入される。図３Ｆ，図４Ｆはもはや
２相クロツク状態になつている。

その後で，すべてのＱＳが水平ＣＣＤ５Ａに転送される
。その後ですべてのＶＣＬすなわさすべてのＯＶＴＧに
ＶＨを与えるためにＶＳＲ２Ａと２Ｂをプリチヤージす
る事は可能である。図５はＶＳＲ２Ａと２Ｂの１実施例
等価回路である。その出力インバータ１１Ａは充電スイ
ツチ８Ａと評価スイツチ９Ａと放電スイツチ１０Ａを持
つ。そしてその出力節点１２ＡはＶＣＬ３Ｚに接続され
る。その接続用インバータ１１Ｂは放電スイツチ１０Ｂ
と評価スイツチ９Ｂと充電スイツチ８Ｂを持つ。１１Ａ
と１１Ｂは接続用スイツチ７Ａまたは７Ｂによつてその
入力節点と出力節点が接続される。図６は図５の２相シ
フトレジスタを図４の１Ｅ／Ｂセンサに使用した１実施
例動作図である。ただし，図６の１４はＶＳＲ２Ａの動
作図であり，１４′はＶＳＲ２Ｂの動作図である。そし
てクロツク電圧φ１，φ２はＶＳＲ２Ａ（図５の）に印
加され，クロツク電圧φ′１，φ′２はＶＳＲ２Ｂ（図
５の）に印加される。本明細書において同一行のＶＣＬ
とＶＴＧは同じ記号で表示されている。図６の１４は正
確にはＶＳＲ２Ａの出力用インバータ１１Ａの出力節点
の状態を表わし，１４′は正確にはＶＳＲ２Ｂの出力用
インバータ１１Ａの出力節点の状態を表わす。すなわち
，Ｐ期間に，上記の出力節点はスイツチ８Ａによつて充
電され，Ｅ期間に出力節点１２Ａはスイツチ９Ａと１０
Ａによつて評価放電をする。Ｈ期間に，スイツチ８Ａ，
１０Ａはターンオフレ，出力節点１２Ａは情報を保持す
る。Ｐはプリチヤージ期間であり，Ｅは評価期間であり
，Ｈは保持（ホールド）期間である。φ１＝φ２＝ＶＬ
において，インバータ１１Ａ，１１ＢはＨになる。φ２
＝ＶＨ，φ１＝ＶＬにおいて，インバータ１１ＡはＥに
なり，インバータ１１ＢはＰになる。φ１＝ＶＨ，φ２
＝ＶＬにおいて，インバータ１１ＡはＰになり，インバ
ータ１１ＢはＥになる。図５において，ＶＣＬ３Ｘ，３
Ｚの負荷容量が大きいので，φ２とφ１の間にＨを設置
する事，すなわち，図６の１４において，Ｅ期間とＰ期
間の間にＨ期間を配置する事と，１４′において，Ｅ′
期間とＰ′期間の間にＨ′期間を配置する事は省略され
る。その結果，図５の接続用インバータ１１Ｂの放電ス
イツチ１０Ｂのターンオンと接続スイツチ７Ｂのターン
オフはオーバーラツプする。しかし，ＶＣＬ３Ｚの容量
によつてスイツチ８ＡはＶＣＬ３Ｚをゆつくり充電する
ので，電源電圧ＶＤがスイツチ８Ａと７Ｂを介して評価
スイツチ９Ｂののゲート電位を変更する危険はない。

そして上記のＨ期間の省略によつてクロツクは簡単にな
る。図６からわかるように，２ＡのＥ期間は２ＢのＰ′
期間より遅れて設計され，同様に２ＢのＥ′期間は２Ａ
のＰ期間より遅れて設計される。

ただし，Ｅ′期間はＶＳＲ２Ｂの出力用インバータ１１
Ａの評価期間であり，この期間にφ′１＝ＶＬ，φ′２
＝ＶＨになる。Ｐ′はＶＳＲ２Ｂの出力用インバータ１
１Ａのプリチメージ期間であり，φ′１＝ＶＨ，φ′２
＝ＶＬになる。Ｈ′は１１Ａの保持期間であり，φ′１
＝φ′２＝ＶＬになる。図６において，１４が１水平帰
線期間内にＰ＋Ｈ＋Ｅ期間を持つ時に，１画素行のＱＳ
が出力される。同様にＰ＋Ｈ＋Ｅ期間を２回配置する事
によつて，隣接する２画素行を第１，第２水平ＣＣＤに
転送できる。図７は１Ｅ／ＢセンサのＶＳＲをシフトレ
ジスタ２Ａとバツフア回路１５によつて構成したもので
ある。

スイツチ１５Ｂがターンオンしてにるインバータ１５だ
けがＶＣＬを放電する。１５Ｃがターンオンする時に，
２Ａの出力インバータはプリチヤージ期間Ｐにはならな
い。図８は図７の変形実施例であり，バツフア回路を充
電スイツチ１５Ａと接続スイツチ１６によつて構成した
ものである。図９は図７の変形実施例であり。バツフア
回路１５のスイツチ１５Ａ，１５Ｃを省略し，ＶＣＬ３
（Ｘ〜Ｚ）とクロツク電源φ３を制御スイツチ１６（Ａ
〜Ｃ）によつて接続したものである。スイツチ１６（Ａ
〜Ｃ）はＶＳＲ２Ａによつて制御される。図８において
，１６がターンオンする時に，２Ａの出力インバータは
プリチヤージ期間にならない。図９において，すべての
ＶＣＬにＶＨを印加するには，２Ａのすべての出力節点
がＶＨになり，その後でクロツクφ３をＶＨにすれば良
い。

図７，図８，図９のバツフア回路は当然に２Ｅ／Ｂセン
サにも応用できる。もちろん，必要な動作クロツク電圧
を発生する他のシフトレジスタまたはバツフア回路が使
用できる。図１０は図１の構造を持つ２Ｅ／Ｂセンサの
ＶＳＲの動作を表わす。ＶＳＲ２Ａはインバータ１１Ａ
と１１Ｂを接続して構成される。時刻ｔ０〜ｔ６期間に
ＶＳＲ２Ａの各インバータの出力節点に接続されたＶＣ
Ｌ３（Ｗ〜Ｚ）は図１０の様な電位変化をし，その結果
，垂直ＣＣＤは信号電荷を垂直転送する。

ＶＳＲ２Ａは好ましくは２相ダイナミツク形インバータ
である。図１１（Ａ〜Ｈ）は図２の回路構造を持つ２Ｅ
／Ｂセンサの垂直転送動作を表わす。ただし，図１１（
Ａ〜Ｈ）において，ＶＳＲ２Ａと２Ｂはその記載を省略
している。ＶＳＲ２ＡはＶＴＧ（ＮＯＶＴＧ）３Ｚ，３
Ｘ，３Ｖを制御し，ＶＳＲ２ＢはＶＴＧ（ＮＯＶＴＧ）
３Ｙ，３Ｗ，３Ｕを制御する。ＶＳＲ２Ａと２Ｂが交互
にツフトする事によつてＮＯＶＴＧ３（Ｕ〜Ｚ）がＱＳ
であるＱ１〜Ｑ３を水平ＣＣＤ５Ａに垂直転送する事が
理解されるであろう。各ＶＣＬとＶＳＲの接続は１Ｅ／
Ｂセンサと基本的に同じである。図１２（Ａ〜Ｆ）はク
レーム１４，１５を説明するＩＴセンサの垂直ＣＣＤを
表わす電位井戸図である。図１２Ａは１Ｅ／ＢＩＴセン
サの垂直ＣＣＤの電位井戸図であり，垂直ＣＣＤ６は各
ＯＶＴＧの下に電位井戸３（Ｓ〜Ｚ）を持つ。ただし，
各ＰＷ３（Ｓ〜Ｚ）は当然ＰＢ（図では省略されている
。）によつて分離される。図１２Ａは垂直ＣＣＤの信号
電荷がすべて垂直転送された後の電位状態を表わし，奇
数行の井戸（ＰＷ）３（Ｚ，Ｘ，Ｖ，Ｔ）に残留スメア
ノイズ電荷ＱＮＳｒが存在する。当然，ＰＷ３（Ｚ，Ｘ
，Ｖ，Ｔ）の上のＯＶＴＧはＶＨであり，ＰＷ３（Ｙ，
Ｗ，Ｕ，Ｓ）の上のＯＶＴＧはＶＬである。次にＱＮＳ
ｒ２とＱＮＳｒ４を垂直帰線期間に１画素（１つのＯＶ
ＴＧ）だけ転送したのが図１２Ｂである。図１２Ｂにお
いて各電位井戸のうち，奇（または偶）数行の電位井戸
（ＰＷ）に信号電荷をアドレス転送し，次に１水平期間
に垂直ＣＣＤの２つのＰＷの電荷を出力し，そして２つ
の出力電圧の差を検出すればスメアノイズはほとんど相
殺される。ただし，１水平期間にＱＮＳｒを持つ２つの
ＰＷを出力し，次の水平期間にＱＮＳｒを持たない２つ
のＰＷを出力する事が好ましい。図１２Ｃは図１２Ａの
ＱＮＳｒをＰＷ３Ｚと３Ｖに加算したものである。その
結果，ＰＷ３Ｙ，３Ｗ，３Ｕ，３ＳにＱＳが画素からア
ドレス転送される。そしてＰＷ３Ｘのノイズ電荷（垂直
転送期間に混入するスメアノイズ電荷ＱＮＳＴとＰＷ３
Ｙ，３Ｗの信号電荷（ＱＳＴＱＮＳＴ）が減算される。

もちろん，この減算は外部の信号処理回路で実施される
。図１２Ｄは２Ｅ／ＢＩＴセンサの垂直ＣＣＤの電位井
戸図であり，特に垂直ＣＣＤのＱＳがすべて垂直転送さ
れた後の電位状態を表わす。図１２Ｅは図１２Ｂと同様
に残留スメアノイズ電荷ＱＮＳｒ（１〜３）を隣接する
ＰＷに転送した状態を表わす。次に各ＰＷ３Ｚ，３Ｖ１
３Ｒに画素の信号電荷がアドレス転送される。

そして垂直，水平ＣＣＤは１Ｈ期間に信号電荷とノイズ
電荷を独立に出力し，その差が検出されるただし，垂直
ＣＣＤ６は１Ｈ期間にＱＮＳｒを持つ２つのＰＷを出力
し，次のＨ期期間にＱＮＳｒを持たない２つのＰＷを出
力する。図１２Ｆの動作と特徴は図１２Ｃと同じである
２Ｅ／ＢＩＴセンサの垂直ＣＣＤの電位図である，図１
２（Ｄ〜Ｆ）にないて，１画素当り２つのＮＯＶＴＧが
配置される。垂直帰線期間に垂直転送と水平転送を実施
する事によつてスメアノイズ電荷の検出とスメアノイズ
電荷の除去が実施できる。図１３は独立発明２を説明す
る接続ＶＴＧ形ＦＴセンサの１実施例断面図である。Ｎ
基板（４×１０１４原子／ＣＣ）２０上にＰウエル領域
（２×１０１５原子／ＣＣ）３２が配置され，その上に
Ｎ形バルクチヤンネル領域（１０１６原子／ＣＣ）２２
が作られる。Ｎ形バルクチヤンネル領域２２の第１領域
２２Ａの表面にボロンイオンが注入されてＰＢ領域３４
が作られる。ＰＢ領域３４以外のＮ形バルクチヤンネル
領域である第２領域２２ＢはＰＷ領域である。領域２２
の間にＰ形チヤンネルストツプ領域（２×１０１７〜４
×１０１８原子／ＣＣ）２３が作られる。領域２２と２
３表面にＳｉＯ２膜（４００■）３６ＣとＳｉ３Ｎ４膜
（３００■）３６Ｂが作られる。その上にリンドープさ
れたポリシリコンによつて第２ＶＴＧ３７（Ａ，Ｂ，Ｃ
）が作られる。第２ＶＴＧは約０．９μの厚さを持つ。

上記の第２ＶＴＧはチヤンネルストツプ領域２３上にお
いて垂直方向に延在する分岐３７ｘを持つ。次に第２Ｖ
ＴＧ３７（Ａ，Ｂ，Ｃ）は酸化されて，ＳｉＯ２膜３６
Ａが作られる。次に分岐３７ｘ表面のＳｉＯ２膜３６Ａ
が除去されてその上にりンドープされたポリシリコンに
よつて第１ＶＴＧ３５（Ａ，Ｂ，Ｃ）が作られる。第１
ＶＴＧは約０．０５μの厚さを持ち，ドープされるリン
は低濃度にする事が好ましい。図２５は独立発明３を説
明する１実施例断面図である。Ｎ形基板２０上にＰウエ
ル領域３２とＮ形バルクチヤンネル領域２２とＰ形チヤ
ンネルストツプ領域２３が作られる事は図１５と同じで
ある。そして，Ｐウエル領域３２の表面にＮ形画素領域
（５×１０１７原子〜１０２１原子／ＣＣ）が作られる
。そしてＳｉＯ２膜３６ＣとＳｉ３Ｎ４膜３６Ｂ上にリ
ンドープされたプリシリコンによつて垂直ＣＣＤのＶＴ
Ｇ５２が作られる。Ｎ形画素領域５１とＮ形バルクチヤ
ンネル領域２２の間のＰ形領域５３はアドレスチヤンネ
ル領域であり，領域５３と２２上にＶＴＧ（垂直ＣＣＤ
の転送電極）が配置される。そして，領域５１のＱＳを
領域２２にアドレス転送する時に，ＶＴＧ５２に最も深
い（最も正の）リードパルス電圧ＶＲが印加され，そし
て領域３２に最も浅い（最も負の）制御電圧が印加され
る。１実施例において，基板２０の電圧はＯＶであり，
領域３２は信号電荷を蓄積，垂直転送する期間に−４Ｖ
であり，アドレス転送する時に−６Ｖであり，リードパ
ルス電圧ＶＨは＋４Ｖである。領域２３によつて領域３
２に印加される最も浅い制御電圧によつて，各ＰＮ接合
等はブレークダウンしないように設計される事は当然で
ある。図１６は独立発明４に開示されるダブルフルフレーム形ＦＴセンサ
の１実施例断面図である。信号光４６は回転シヤツタ板
４９を透過して第１のフルフレーム形ＦＴセンサ４２Ａ
に入射し，そして回転シヤツタ板４９によつて反射され
て第２のフルフレーム形ＦＴセンサ４２Ｂに入射する。

モータ５０はＮＴＳＣ方式において３０ｒｐｓの回転数
を持つ。

図１７は図１６の回転シヤツタ板４９の１実施例平面図
である。４９は光をそのまま透過する透過部４９Ｂと，
光を全反射するミラー部４９Ｃと，両者の間に配置され
る黒（光吸収）領域４９Ａを持つ。回転シヤツタ板の位
相はＦＴセンサに印加するクロツク電圧を分周してモー
タを制御する事によつて制御される。光軸４６と回転軸
５４は水平方向に並ぶように配置される。図１８はＤＣ
形１Ｅ／ＢＦＴセンサ（クレーム４に開示される。）の
１実施例断面図である。基本的に図１８は図１４と同じ
構造を持つ。ただし，ＶＴＧ３７ＡとＶＴＧ３５Ａは接
続されず，ＶＴＧ３７ＢとＶＴＧ３５Ｂは接続されず，
各ＶＴＧはそれぞれＯＶＴＧである。したがつて電位障
壁領域（ＰＢ領域）３４はボロンイオンの注入によつて
，各ＯＶＴＧの下に配置される。各ＯＶＴＧの下のＰＢ
領域３４と電位井戸領域（ＰＷ領域）３１は１〜２，５
Ｖ程度の電位差をその下のＮ形バルクチヤンネル領域２
２に形成する。１実施例においてＯＶＴＧ３５Ａ，３５
Ｂは約０．０４μの厚さを持ち，ＯＶＴＧ３７Ａ，３７
Ｂは約０．８μの厚さを持つ。ＯＶＴＧ３５Ａ，３５Ｂ
には中間直流電圧ＶＭが印加され，その下の第１チヤン
ネル領域２２ＡはＶＭＬ，その下の第２チヤンネル領域
２２ＢはＶＭＨの電位を持つ。そして厚いＯＶＴＧ３７
Ａと３７８がＶＨになる時に，その下の第３チヤンネル
領域２２ＣはＶＨＬ，第４チヤンネル領域２２ＤはＶＨ
Ｈの電位を持つ。そして，ＯＶＴＧ３７Ａと３７ＢがＶ
Ｌになる時に，その下の第３チヤンネル領域２２ＣはＶ
ＬＬ，第４チヤンネル領域２２ＤはＶＬＨの電位を持つ
。図１９はこの状態を表わす電位図であり，信号電子Ｑ
Ｓは後に説明される方法でＥ／Ｂ転送される。図１８の
構造は単相ＣＣＤとして周知である。しかし，単相ＣＣ
Ｄにおいて，中間直流電圧を持つＯＶＴＧ３５Ａ，３５
Ｂを薄くする事によつて青感度が改善できる事は非公知
である。図２０は図１８のＤＣ形１Ｅ／Ｂ転送センサに
おいて，ＯＶＴＧ３５Ａ，３５Ｂの下のＰＢ領域３４を
省略して，ＶＴＧ３５Ａ，３５ＢをＮＯＶＴＧに変更し
たものである。図２０において，ＱＳは１Ｅ／Ｂ転送に
よつて垂直転送できる。そして図２０の電位を持つＦＴ
センサはクレーム１６の説明に開示される様に変形ＤＣ
形１Ｅ／ＢＦＴセンサと呼ばれる。図２１は図１８のＤ
Ｃ形１Ｅ／ＢＦＴセンサにおいて，薄いＯＶＴＧ３５Ａ
，３５Ｂを省略したものである。そして，ＯＶＴＧ３７
Ａと３７Ｂの間に露出した中間チヤンネル領域２２Ａ，
２２Ｂの表面にボロンイオン注入によつて第１ＰＢ領域
３４Ａと第２ＰＢ領域３４Ｂを配置する。上記のボロン
イオン注入によつて，第１チヤンネル領域２２ＡはＶＭ
Ｌ，第２チヤンネル領域２２ＢはＶＭＨの電位を持つ。

好ましい実施例において，ＯＶＴＧ３７Ａと３７Ｂ下の
ＰＢ領域３４は第２ＰＢ領域３４Ｂと同一のボロンイオ
ン注入工程で作られる。図２２は図２１のチヤンネル電
位図である。これは基本的に図１９と同じであり，後で
説明されるＥ／Ｂ転送方法によつて，ＱＳは垂直転送さ
れる。図２３は図２１において，第１ＰＢ領域３４Ａを
省略したものであり，その電位（チヤンネルの）を表わ
す。図２３において，ＱＳは１Ｅ／Ｂ転送によつて垂直
転送できる。そして図２３のチヤンネル電位を持つＦＴ
センサはクレーム１６の説明に開示されるように変形バ
ーチヤル形１Ｅ／ＢＦＴセンサと呼ばれ，図２１のＦＴ
センサはバーチヤル形１Ｅ／ＢＦＴセンサと呼ばれる。

図２３は基本的に図２０と同じである。図２１のバーチ
ヤル形ＦＴセンサは１ＥＤＭ８３，講演番号１９．８に
おいてＭｃＧｒａｔｈ，Ｒ．Ｄ．他によつ発表されてい
る。しかし，バーチヤル形ＦＴセンサをＥ／Ｂ転送する
事とその動作方法は未公知である。図２４（Ａ〜Ｌ）は
図１８と図２１の中間電位形（ＤＣ形とバーチヤル形）
１Ｅ／Ｂセンサの垂直転送動作を表わす。ＰＷ３（Ｕ，
Ｗ，Ｙ）は中間直流電位ＶＭＨを持つ第２チヤンネル領
域２２Ｂである。ＰＷ３（Ｔ，Ｖ，Ｘ，Ｚ）はＯＶＴＧ
の下の第４チヤンネル領域２２Ｄである。最初にすべて
のＰＷ３（Ｔ，Ｖ，Ｘ，Ｚ）にＶＭＨが与えられ，ＰＷ
３（Ｔ〜Ｚ）に信号電荷Ｑ１〜Ｑ２がストレージされる
。次に各ＰＷの電位はその上のＯＶＴＧによつて図２４
（Ａ〜Ｌ）の様に変更され，各信号電荷は順番に垂直転
送される。図２４（Ａ〜Ｌ）において，各ＯＶＴＧは１
個のＶＳＲによつてドライブされるが，複数のＶＳＲの
使用も当然可能である。１水平帰線期間に１画素行の信
号電荷を出力するフルフレーム形ＦＴセンサを仮定して
図２４（Ａ〜Ｌ）の垂直転送動作が以下に説明される。

図２４（Ｂ，Ｃ，Ｄ）が１水平帰線期間に，実施され，
次の水平帰線期間に図２４（Ｅ，Ｆ，Ｇ）が実施される
。ＯＶＴＧ３（Ｔ，Ｖ，Ｘ，Ｚ）は図９のＶＳＲ回路に
よつてドライブされる。

水平帰線期間の最初にシフトレジスタ２Ａはスイツチ１
６Ａをターンオンする。この時，クロツクφ３はＶＬで
あり，ＶＣＬ３ＺはＶＬになる。（図３Ｂ）。次にクロ
ツクφ３はＶＨになり，その後ＶＬになる。（図３Ｃ，
図３Ｄ）。次の水平帰線期間の最初に，シフトレジスタ
２Ａはスイツチ１６Ａ，１６Ｂをターンオンする。この
時，クロツクφ３はＶＬであり，ＶＣＬ３ＺはＶＣＬ３
Ｙと共にＶＬになる。（図３Ｅ）。次にクロツクφ３は
ＶＨになり，その後ＶＬになる。（図３Ｆ，図３Ｇ）。

このようにすれば簡単に垂直転送が実施できる。最初に
各ＶＣＬに電位ＶＭを印加するには，シフトレジスタ２
Ａの出力インバータの放電径路をしや断し，充電径路を
導通し，電源電圧ＶＤをＶＭにすれば良い。たとえば図
５を参照されたい。もちろん，１水平帰線期間に２画素
行を出力する事も可能である。図９のＶＳＲにおいて，
制御スイツチ１６（Ａ〜Ｃ）は最初にＶＣＬ３（Ｘ〜Ｚ
）にＶＭを印加するために，すべてターンオンし，その
後ですべてターンオフする。上記のターンオフは図５の
回路において，φ１＝ＶＨ，φ２＝ＶＬにおいて，ＶＤ
をＶＬにすれば良い。その後で，シフトレジスタの入力
端２ＸからＶＨを順番に入力して，１水平期間（帰線期
間）に１個ずつ制御スイツチ１６をターンオンしてゆけ
ばよい。クレーム４のバーチヤル形１Ｅ／ＢＦＴセンサ
とクレーム２１の変形バーチヤル１Ｅ／ＢＦＴセンサは
転送速度に問題があるので，フルフレーム動作をさせる
事が好ましい。

産業上の利用可能性独立発明１のＥ／Ｂセンサと独立発明２の接続ＶＴＧ形
ＦＴセンサと独立発明４のダブルフルフレーム形ＦＴセ
ンサはＴＶカメラまたは電子カメラとして使用できる。

独立発明３のＩＴセンサもＴＶカメラまたは電子カメラ
として使用できる。さらに独立発明１〜４は画像入力装
置として使用できる。

（発明の概要）独立発明１はＣＣＤエリアセンサの信号電荷をＥ／Ｂ転
送法によつて垂直転送する事を開示する。

独立発明２はＦＴセンサにおいて，薄い転送電極と厚い
転送電極を交互に配置し，両者を接続する事によつて垂
直ＣＣＤの転送電極を構成する事を開示する・独立発明
３はＩＴセンサにおいて，画素容量（ＰＮ接合）と垂直
ＣＣＤはＰアウエルの上に作られ，画素の信号電荷を垂
直ＣＣＤに転送する時に上記のＰウエル電位が制御され
る。独立発明４は回転シヤツタによつて複数のフルフレ
ーム形ＦＴセンサにフイールドごとに信号光を分配する
事を開示する。独立発明１と２を一緒に実施する事によ
つて，第１ＶＴＧを画素として使用し，第２ＶＴＧを画
素分離領域として使用する事が可能になる。そして全画
素を独立に出力する事ができる。独立発明１と独立発明
３を一緒に実施する事によつて，ダイナミツクレンジが
改善される。独立発明１と４を一緒に実施する事によつ
て，１水平期間に２画素行を出力するＴＶカメラを作れ
る。

【図面の簡単な説明】

図１と図２は本発明の１実施例ブロツク図である。図３
（Ａ〜Ｆ）と図４（Ａ〜Ｆ）は本発明の１Ｅ／Ｂセンサ
の動作図である。図５はシフトレジスタ（ＶＳＲである
）２Ａと２Ｂの１実施例等価回路図である。図６は図５
の動作図である。図７と図８と図９はシフトレジスタ２
Ａと２ＢとＶＣＬを接続するバツフア回路の１実施例等
価回路図である。図１０と図１１（Ａ〜Ｈ）は本発明の
２Ｅ／Ｂセンサの動作図である。図１２（Ａ〜Ｆ）は本
発明のＥ／Ｂ形ＩＴセンサの１実施例平面図である。図１３と図１４は独立発明２の１実施例断面図である。図１５は図１３と図１４の１実施例平面図である。図１
６は独立発明４の１実施例平面図である。図１７は図１
６の回転シヤツタ板４９の１実施例平面図である。図１
８はクレーム４のＤＣ形１Ｅ／ＢＦＴセンサの１実施例
断面図である。図１９は図１８の動作図である。図２０
は図１８の構造を持つ変形ＤＣ形１Ｅ／ＢＦＴセンサの
動作図である。図２１はクレームチのバーチヤル形１Ｅ
／ＢＦＴセンサの他の実施例断面図である。図２２は図
２１の動作図である。図２３は図２１の構造を持つ変形
バーチヤル形１Ｅ／ＢＦＴセンサの動作図である。図２
４（Ａ〜Ｌ）は本発明の中間電位　形１Ｅ／Ｂセンサの
動作図である。図２５は独立発明３のＩＴセンサの１実
施例断面図である。特許出願人　田中正一

Claims

【特許請求の範囲】

（１）、画素列を兼ねるか，または画素列の間に配置さ
れる垂直ＣＣＤと，水平ＣＣＤを備える固体エリアセン
サにおいて。垂直ＣＣＤは方向性転送電極（以下において，ＯＶＴＧ
と略称される。）または非方向性転送電極（以下におい
て，ＮＯＶＴＧと略称される。）を備え，各ＯＶＴＧま
たは奇（偶）数番目のＮＯＶＴＧの下に蓄積された電荷
はそれぞれ独立に垂直転送され，そして上記のＯＶＴＧ
またはＮＯＶＴＧは異なるクロツク電圧によつて駆動さ
れる事を特徴とする固体エリアセンサ。
（２）、１個の画素を兼ねるがまたは１個の画素に対応
して，１個のＯＶＴＧが配置される事を特徴とする第１
項記載の固体エリアセンサ。
（３）、１個の画素を兼ねるかまたは１個の画素に対応
して，１個または２個のＮＯＶＴＧが配置される事を特
徴とする第１項記載の固体エリアセンサ。
（４）、垂直ＣＣＤのＯＶＴＧの間の中間チヤンネル領
域は異なるチヤンネル電位を持つ第１チヤンネル領域と
第２チヤンネル領域によつて構成され，上記の第１チヤ
ンネル領域と第２チヤンネル領域は一定電位を持つ事を
特徴とする第１項記載の固体エリアセンサ。
（５）、垂直ＣＣＤの出力端から注入された空の電位井
戸が２電位井戸ピツチだけ逆転透された後で，１個の空
の電位井戸が垂直ＣＣＤの出力端から再び注入される事
を特徴とする第１項記載の固体エリアセンサ。
（６）、上記の各ＯＶＴＧは水平方向に配列されたそれ
ぞれ異なる垂直走査線（ＶＣＬと略称される。）に接続
され，そして上記の各ＶＣＬは垂直転送用クロツク電圧
を発生するシフトレジスタ（ＶＳＲと略称される。）を
構成するダイナミツク形インバータの出力節点に直接に
，またはスイツチを介して接続される事を特徴とする第
２項または第４項記載の固体エリアセンサ。
（７）、上記の各ＮＯＶＴＧは水平方向に配列されたそ
れぞれ異なる垂直走査線（ＶＣＬ）に接続され，そして
上記の各ＶＣＬはＶＳＲの各インバータの出力節点に直
接に，またはスイツチを介して接続される事を特徴とす
る第３項記載の固体エリアセンサ。
（８）、上記の各ＯＶＴＧまたはＮＯＶＴＧは水平方向
に配列されたそれぞれ異なるＶＣＬに接続され，そして
奇数行のＶＣＬと偶数行のＶＣＬは異なるＶＳＲによつ
て制御される事を特徴とする第１項記載の固体エリアセ
ンサ。
（９）、画素列に対応して垂直ＣＣＤが配置され，画素
と垂直ＣＣＤはアドレス転送電極（ＡＴＧと略称される
。）によつて電気的に接続され，そして垂直ＣＣＤの転
送電極（ＶＴＧと略称される。）とＡＴＧはＶＣＬに接
続され，そして各ＶＣＬはＶＳＲの各出力節点に接続さ
れ，ＶＳＲの電源電圧の変更によつて，画素の信号電荷
を垂直ＣＣＤに転送する事を特徴とする第１項記載の固
体エリアセンサ。
（１０）、１水平走査期間に隣接する２画素行の信号電
荷を独立に出力する事を特徴とする第１項記載の固体エ
リアセンサ。
（１１）、照度が低い時に，またはノイズが大きい時に
，１水平走査期間に１画素行または混合された２画素行
の信号電荷を出力する事を特徴とする第１０項記載の固
体エリアセンサ。
（１２）、画素列に対応して垂直ＣＣＤを備え，少くと
もノイズが大きい時に，垂直ＣＣＤは信号電荷井戸とノ
イズ電荷井戸を備える事を特徴とする第１項記載の固体
エリアセンサ。
（１３）、出力された信号電圧とノイズ電圧の差を検出
する事を特徴とする第１２項記載の固体エリアセンサ。
（１４）、垂直帰線期間に，垂直ＣＣＤに残留するノイ
ズ電荷をクリアする事を特徴とする第１３項記載の固体
エリアセンサ。
（１５）、垂直帰線期間に，垂直ＣＣＤの各電位井戸に
なたする残留ノイズ電荷を所定の電位井戸に転送する事
を特徴とする第１３項記載の固体エリアセンサ。
（１６）、各ＯＶＴＧの間のチヤンネル領域は一定の中
間電位を有する事を特徴とする第２項記載の固体エリア
センサ。
（１７）、画素列を兼ねる垂直ＣＣＤと，水平ＣＣＤを
備える固体エリアセンサにおいて。垂直ＣＣＤの隣接する２つの転送電極（ＶＴＧと略称さ
れる。）はチヤンネル領域上またはチヤンネルストツプ
領域上において電気的に接続される事を特徴とする固体
エリアセンサ。
（１８）、接続される上記の第１ＶＴＧと第２ＶＴＧは
主としてチヤンネルストツプ領域上で接続される事を特
徴とする第１７項記載の固体エリアセンサ。
（１９）、上記の接続される第１ＶＴＧと第２ＶＴＧは
３倍以上の膜厚差を持つ事を特徴とする第１７項記載の
固体エリアセンサ。
（２０）、より厚い第２ＶＴＧはチヤンネル領域上より
もチヤンネルストツプ領域上において，より大きな垂直
中を持つ事を特徴とする第１７項記載の固体エリアセン
サ。
（２１）、画素列に応じて配置された垂直ＣＣＤと，水
平ＣＣＤを備え，上記の画素列の各電荷蓄積領域と垂直
ＣＣＤのチヤンネル領域と水平ＣＣＤのチヤンネル領域
はＮ形基板表面に作られたＰ形ウエル領域表面に作られ
る固体エリアセンサにおいて。画素の信号電荷を垂直ＣＣＤに転送する時に，上記のＰ
形ウエル領域の電位を変更する事を特徴とする固体エリ
アセンサ。
（２２）、垂直帰線期間にすべての信号電荷を垂直ＣＣ
Ｄに転送する事を特徴とする第２１項記載の固体エリア
センサ。
（２３）、画素列を兼ねる垂直ＣＣＤと，水平ＣＣＤを
備え，上記の垂直ＣＣＤと水平ＣＣＤはノフイールド画
像を蓄積するバツフアＣＣＤを介する事なしに接続され
る固体エリアセンサにおいて。透過部と反射部を，または複数の反射部を備える回転シ
ヤツタ板と，複数の上記の固体エリアセンサを備え，信
号光は上記の回転シヤツタ板によつてフイールド期間（
またはフレーム期間）ごとに交互に各固体エリアセンサ
に分配され，そして上記の回転シヤツタ板は垂直転送を
実施している垂直ＣＣＤの電位井戸に信号光を入射させ
ないか，またはその入射を減少する事を特徴とする固体
エリアセンサ。
（２４）、透過部と反射部の間に，または複数の反射部
の間に黒（光吸収）領域を備える事を特徴とする回転シ
ヤツタ板を備える事を特徴とする第２３項記載の固体エ
リアセンサ。
（２５）、２個の上記の回転シヤツタ板は水平方向に画
素位置がシフトしている事を特徴とする第２３項記載の
固体エリアセンサ。